diff --git a/Info.md b/Info.md
index 39282df..0761910 100644
--- a/Info.md
+++ b/Info.md
@@ -37,20 +37,20 @@
 
 # Details
 
-Last updated on Sat 20 Mar 2021 10:41:40 PM UTC (2021-03-20T22:41:40+00:00).
+Last updated on Fri 16 Apr 2021 04:57:48 PM UTC (2021-04-16T16:57:48+00:00).
 
-Created using [Project X-Ray](https://github.com/SymbiFlow/prjxray) version [086f9a17](https://github.com/SymbiFlow/prjxray/commit/086f9a1714e96323947d7c2526f5e4b97063e79f).
+Created using [Project X-Ray](https://github.com/SymbiFlow/prjxray) version [cb5f2a30](https://github.com/SymbiFlow/prjxray/commit/cb5f2a30633bf0d3ac91a9b5802790ac1da86736).
 
 Latest commit was;
 ```
-commit 086f9a1714e96323947d7c2526f5e4b97063e79f
-Merge: a0dbca4d 772c4280
+commit cb5f2a30633bf0d3ac91a9b5802790ac1da86736
+Merge: 3bbb46bb 7e68553b
 Author: litghost <537074+litghost@users.noreply.github.com>
-Date:   Thu Mar 18 13:07:02 2021 -0700
+Date:   Tue Apr 6 13:15:15 2021 -0700
 
-    Merge pull request #1562 from dnltz/WIP/dnltz/new_parts
+    Merge pull request #1641 from antmicro/030-iob-increase-specimens
     
-    Populate all parts
+    030-iob: increase number of specimens
 ```
 
 
@@ -59,7 +59,7 @@
 
 ### Settings
 
-Created using following [settings/artix7.sh (sha256: 00d45bf1672d3460e8d452cda8e747fa713eed629aa086b219162886452013e4)](https://github.com/SymbiFlow/prjxray/blob/086f9a1714e96323947d7c2526f5e4b97063e79f/settings/artix7.sh)
+Created using following [settings/artix7.sh (sha256: fc677f338196f4cecea5f963feb41c09d281505828d0cde9740f2a4bb305532a)](https://github.com/SymbiFlow/prjxray/blob/cb5f2a30633bf0d3ac91a9b5802790ac1da86736/settings/artix7.sh)
 ```shell
 #!/bin/bash
 # Copyright (C) 2017-2020  The Project X-Ray Authors.
@@ -96,7 +96,12 @@
 
 source $(dirname ${BASH_SOURCE[0]})/../utils/environment.sh
 
-eval $(python3 ${XRAY_UTILS_DIR}/create_environment.py)
+env=$(python3 ${XRAY_UTILS_DIR}/create_environment.py)
+ENV_RET=$?
+if [[ $ENV_RET != 0 ]] ; then
+	return $ENV_RET
+fi
+eval $env
 
 ```
 
@@ -104,12 +109,12 @@
 
 Results have checksums;
 
- * [`efcb8d5580edebfd8a6aa1d742c65cfd96f5544a855e4956e790fcee2568d30a  ./artix7/cells_data/gtpe2_channel_attrs.json`](./artix7/cells_data/gtpe2_channel_attrs.json)
- * [`962b9db76b9e6333b72880fc196a492756f4f5d37dae2fe727c7f6fb6db8e834  ./artix7/cells_data/gtpe2_channel_ports.json`](./artix7/cells_data/gtpe2_channel_ports.json)
+ * [`c92ee7a9d97afcced0e5fe2d47fd6712f387587307622e314c5fc79bb253bf43  ./artix7/cells_data/gtpe2_channel_attrs.json`](./artix7/cells_data/gtpe2_channel_attrs.json)
+ * [`b17f3840dc960989c0d842de3aba5c8b7a6146843b939fea5ba7d65d1703d864  ./artix7/cells_data/gtpe2_channel_ports.json`](./artix7/cells_data/gtpe2_channel_ports.json)
  * [`0928d105dc294cedc1f19bf61790f81f5adee62f03fcfe4a4d220546d99a2b40  ./artix7/cells_data/gtpe2_common_attrs.json`](./artix7/cells_data/gtpe2_common_attrs.json)
- * [`b6c8fbd663d4c7410909f3b7cb0a473d82343e3240810a27e4323ac6220abeb5  ./artix7/cells_data/gtpe2_common_ports.json`](./artix7/cells_data/gtpe2_common_ports.json)
+ * [`f24ef4bc9287d14f798a229f8bcd1fb56e99a864c087ad0457b9d54cc60ef8d7  ./artix7/cells_data/gtpe2_common_ports.json`](./artix7/cells_data/gtpe2_common_ports.json)
  * [`5fb7bf32219a5c01b3506c589ef51d3f963762940953501f3382ecca287b96a7  ./artix7/cells_data/pcie_2_1_attrs.json`](./artix7/cells_data/pcie_2_1_attrs.json)
- * [`83dc2fcb8193af23a4a0145f9d5e6ed836bdc0fca85ea9f0ac2666921da6d57d  ./artix7/cells_data/pcie_2_1_ports.json`](./artix7/cells_data/pcie_2_1_ports.json)
+ * [`e892c22494efc36298a9ce0e2c5400af830a997550fa9543b31e5e02188ebdbb  ./artix7/cells_data/pcie_2_1_ports.json`](./artix7/cells_data/pcie_2_1_ports.json)
  * [`d7c598657e5d66095a732b74bfa559253fba959bf53706cfd464635f07ae6b9b  ./artix7/element_counts.csv`](./artix7/element_counts.csv)
  * [`b5a8a5e4aa788f9a8b17a0b0879814d9e8f38f6cbb65740fb537935fb028296a  ./artix7/gridinfo/grid-xc7a50tfgg484-1-db.txt`](./artix7/gridinfo/grid-xc7a50tfgg484-1-db.txt)
  * [`2b18b3806f0e58024469eac1fe11749d04c6b035d2c2eafa7d2f30bf57173fa9  ./artix7/harness/README.md`](./artix7/harness/README.md)
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  * [`1046256199fd3c54a5f3ee7e5ec7fd72863882e01cc8da326e487c763159e2f8  ./artix7/ppips_lioi3_tbytesrc.db`](./artix7/ppips_lioi3_tbytesrc.db)
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- * [`38b7dd3cf1ef560f06933b501059b4d029e1625193038eba112424f9bff630c5  ./artix7/ppips_pcie_int_interface_l.db`](./artix7/ppips_pcie_int_interface_l.db)
- * [`e998a9cc7b3ea7f185485133a97510a9ec73dfec574f3b8583eb968073f6a7d5  ./artix7/ppips_pcie_int_interface_r.db`](./artix7/ppips_pcie_int_interface_r.db)
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  * [`5684a64e33378f61f7b92cee7011c2fc4f85be16762919a86103dc8652c73d63  ./artix7/ppips_pcie_top.db`](./artix7/ppips_pcie_top.db)
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@@ -350,9 +355,9 @@
  * [`51288ec0be63172fcb2a12a92853150c62a21e894c2d42a2586046c462bf57a9  ./artix7/segbits_hclk_r.db`](./artix7/segbits_hclk_r.db)
  * [`61d05145f3613042e8f0c1d97d63f6c185cfb66df609b621b44422ebb27c77a0  ./artix7/segbits_hclk_r.origin_info.db`](./artix7/segbits_hclk_r.origin_info.db)
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@@ -365,8 +370,8 @@
  * [`f2a3c7410f318cb6906c49916104864894d0d2daba55a2173dc2033c8037bae7  ./artix7/segbits_pcie_bot.origin_info.db`](./artix7/segbits_pcie_bot.origin_info.db)
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  * [`ed58243250118f8cb3e7378e04b9861aa580db4991b7026b3edc439e0cfe0a77  ./artix7/segbits_pcie_int_interface_l.origin_info.db`](./artix7/segbits_pcie_int_interface_l.origin_info.db)
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  * [`f5b3e67f5a0afcd5351a35efd5c3a9e74254347c4268259de6ef4fa9c7bbfaeb  ./artix7/segbits_riob33.origin_info.db`](./artix7/segbits_riob33.origin_info.db)
  * [`712cc4b66ff35ea6033cb76e41d8dde1225857836f4b799834925ab5c3e8575a  ./artix7/segbits_rioi3.db`](./artix7/segbits_rioi3.db)
@@ -877,7 +882,7 @@
 
 ### Settings
 
-Created using following [settings/kintex7.sh (sha256: f04c23dee2bff14bf48a04f60034d3f3d674bb3e40182cc88201265679ac42fb)](https://github.com/SymbiFlow/prjxray/blob/086f9a1714e96323947d7c2526f5e4b97063e79f/settings/kintex7.sh)
+Created using following [settings/kintex7.sh (sha256: 26dfa36e49b4528298fc43411d654aa647076ce8160f4d8cfe71727594eb3848)](https://github.com/SymbiFlow/prjxray/blob/cb5f2a30633bf0d3ac91a9b5802790ac1da86736/settings/kintex7.sh)
 ```shell
 # Copyright (C) 2017-2020  The Project X-Ray Authors.
 #
@@ -908,7 +913,12 @@
 
 source $(dirname ${BASH_SOURCE[0]})/../utils/environment.sh
 
-eval $(python3 ${XRAY_UTILS_DIR}/create_environment.py)
+env=$(python3 ${XRAY_UTILS_DIR}/create_environment.py)
+ENV_RET=$?
+if [[ $ENV_RET != 0 ]] ; then
+	return $ENV_RET
+fi
+eval $env
 
 ```
 
@@ -1010,8 +1020,8 @@
  * [`1046256199fd3c54a5f3ee7e5ec7fd72863882e01cc8da326e487c763159e2f8  ./kintex7/ppips_lioi3_tbytesrc.db`](./kintex7/ppips_lioi3_tbytesrc.db)
  * [`b6255a5ec971695a0aadd4901f2021d839c20b9cff781b2fccc8f5e779295319  ./kintex7/ppips_lioi3_tbyteterm.db`](./kintex7/ppips_lioi3_tbyteterm.db)
  * [`48ad9ebcaa48a039f5bcc9f6d5b4736be64976434ad79bc317e88c4f40b980aa  ./kintex7/ppips_pcie_bot.db`](./kintex7/ppips_pcie_bot.db)
- * [`38b7dd3cf1ef560f06933b501059b4d029e1625193038eba112424f9bff630c5  ./kintex7/ppips_pcie_int_interface_l.db`](./kintex7/ppips_pcie_int_interface_l.db)
- * [`e998a9cc7b3ea7f185485133a97510a9ec73dfec574f3b8583eb968073f6a7d5  ./kintex7/ppips_pcie_int_interface_r.db`](./kintex7/ppips_pcie_int_interface_r.db)
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@@ -1064,9 +1074,9 @@
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  * [`61d05145f3613042e8f0c1d97d63f6c185cfb66df609b621b44422ebb27c77a0  ./kintex7/segbits_hclk_r.origin_info.db`](./kintex7/segbits_hclk_r.origin_info.db)
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  * [`1541c7832dd161c5b3b5745d08fe0ee6f92bfbd372b76c12f54afc032c888556  ./kintex7/segbits_int_r.db`](./kintex7/segbits_int_r.db)
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  * [`432e956da48016ba647631ff91975eb501f98e3961330bdaa35c686d780300d9  ./kintex7/segbits_liob33.db`](./kintex7/segbits_liob33.db)
  * [`606867ace72307cf773d819f40696862301419fda3d6d748746d2bfc58579731  ./kintex7/segbits_liob33.origin_info.db`](./kintex7/segbits_liob33.origin_info.db)
  * [`d369c1e614ef6ab1a464c0ab01d07456f73e88ca5a0c3c0dc524bb3b4f4364ff  ./kintex7/segbits_lioi3.db`](./kintex7/segbits_lioi3.db)
@@ -1305,7 +1315,7 @@
 
 ### Settings
 
-Created using following [settings/zynq7.sh (sha256: 241ebc54a73b6a3cb3eacea09b798fe9887d955ccdfe7b48994a9a10928837c2)](https://github.com/SymbiFlow/prjxray/blob/086f9a1714e96323947d7c2526f5e4b97063e79f/settings/zynq7.sh)
+Created using following [settings/zynq7.sh (sha256: d3953bf67abbbaa760df1dd60a71f2edf66da37e2bf63220a70fada25188d3c9)](https://github.com/SymbiFlow/prjxray/blob/cb5f2a30633bf0d3ac91a9b5802790ac1da86736/settings/zynq7.sh)
 ```shell
 # Copyright (C) 2017-2020  The Project X-Ray Authors.
 #
@@ -1338,7 +1348,12 @@
 
 source $(dirname ${BASH_SOURCE[0]})/../utils/environment.sh
 
-eval $(python3 ${XRAY_UTILS_DIR}/create_environment.py)
+env=$(python3 ${XRAY_UTILS_DIR}/create_environment.py)
+ENV_RET=$?
+if [[ $ENV_RET != 0 ]] ; then
+	return $ENV_RET
+fi
+eval $env
 
 ```
 
@@ -1501,19 +1516,19 @@
  * [`51288ec0be63172fcb2a12a92853150c62a21e894c2d42a2586046c462bf57a9  ./zynq7/segbits_hclk_r.db`](./zynq7/segbits_hclk_r.db)
  * [`61d05145f3613042e8f0c1d97d63f6c185cfb66df609b621b44422ebb27c77a0  ./zynq7/segbits_hclk_r.origin_info.db`](./zynq7/segbits_hclk_r.origin_info.db)
  * [`0ea44e8dfaf97ed200f30b2afe117e94e1a68bdb26af2e09e69e855414779520  ./zynq7/segbits_int_l.db`](./zynq7/segbits_int_l.db)
- * [`bcb8a2ec56e8a02191598e46606b90087130a8ff84ccca4b3a376f3e1e0d1b1d  ./zynq7/segbits_int_l.origin_info.db`](./zynq7/segbits_int_l.origin_info.db)
+ * [`b5264a954fe098803fae575fee3aacf3914ea3a6d5b5b8d4cd6397c87ffb12f7  ./zynq7/segbits_int_l.origin_info.db`](./zynq7/segbits_int_l.origin_info.db)
  * [`1541c7832dd161c5b3b5745d08fe0ee6f92bfbd372b76c12f54afc032c888556  ./zynq7/segbits_int_r.db`](./zynq7/segbits_int_r.db)
- * [`bc0d59c5798b5b2d6491a8c1e31f2f0daf21303dc1b16fed39de0062b427d2f9  ./zynq7/segbits_int_r.origin_info.db`](./zynq7/segbits_int_r.origin_info.db)
- * [`e0ba8ef08832a23ec1793e5fbf40d75734821489b4bd6b37866caf870e5f7d29  ./zynq7/segbits_liob33.db`](./zynq7/segbits_liob33.db)
- * [`cd4f9c30eaa40cdd6b6d690371e88e53dbb78f19cfaa65e7590fcaf56eb19c9f  ./zynq7/segbits_liob33.origin_info.db`](./zynq7/segbits_liob33.origin_info.db)
+ * [`9b75da7218c4c8043945901826fdaf0f52f539cb1641aeff8090cac451ec0a25  ./zynq7/segbits_int_r.origin_info.db`](./zynq7/segbits_int_r.origin_info.db)
+ * [`432e956da48016ba647631ff91975eb501f98e3961330bdaa35c686d780300d9  ./zynq7/segbits_liob33.db`](./zynq7/segbits_liob33.db)
+ * [`606867ace72307cf773d819f40696862301419fda3d6d748746d2bfc58579731  ./zynq7/segbits_liob33.origin_info.db`](./zynq7/segbits_liob33.origin_info.db)
  * [`d369c1e614ef6ab1a464c0ab01d07456f73e88ca5a0c3c0dc524bb3b4f4364ff  ./zynq7/segbits_lioi3.db`](./zynq7/segbits_lioi3.db)
  * [`4b1dd698dba50fdf44426b05641189c2faaff29a99d387543d1874983fd68a50  ./zynq7/segbits_lioi3.origin_info.db`](./zynq7/segbits_lioi3.origin_info.db)
  * [`0fb3e4c3427cb3fe2426445f9e6ebd1a33a3a5900904f28c7aea339a5f71530e  ./zynq7/segbits_lioi3_tbytesrc.db`](./zynq7/segbits_lioi3_tbytesrc.db)
  * [`cbc24997471fa0a4cc59db46589a3daea9f59b4d599ca802a1f62b730090c89c  ./zynq7/segbits_lioi3_tbytesrc.origin_info.db`](./zynq7/segbits_lioi3_tbytesrc.origin_info.db)
  * [`e81ad6e17e179647d06b9dc193588c8297af448e8eb7bd6c4b807a832631e07b  ./zynq7/segbits_lioi3_tbyteterm.db`](./zynq7/segbits_lioi3_tbyteterm.db)
  * [`bf79280a339e566244220050232020c5d3b8dceed7bd80bcf23da7b4a53cb250  ./zynq7/segbits_lioi3_tbyteterm.origin_info.db`](./zynq7/segbits_lioi3_tbyteterm.origin_info.db)
- * [`c59b40b4582dc6215fd46746aa7837585e01f62418e4921d1aef62336df27f4a  ./zynq7/segbits_riob33.db`](./zynq7/segbits_riob33.db)
- * [`e471bd1c75d3e087051d4ed694ecc5bb01794cbbc3b5f148ee88e4e9c10a099e  ./zynq7/segbits_riob33.origin_info.db`](./zynq7/segbits_riob33.origin_info.db)
+ * [`327992e6b38faaeb0ddf948e8b42b8ce082a662f83f0dac14ebac901b3aeb909  ./zynq7/segbits_riob33.db`](./zynq7/segbits_riob33.db)
+ * [`f5b3e67f5a0afcd5351a35efd5c3a9e74254347c4268259de6ef4fa9c7bbfaeb  ./zynq7/segbits_riob33.origin_info.db`](./zynq7/segbits_riob33.origin_info.db)
  * [`712cc4b66ff35ea6033cb76e41d8dde1225857836f4b799834925ab5c3e8575a  ./zynq7/segbits_rioi3.db`](./zynq7/segbits_rioi3.db)
  * [`4d0e9719c7016a0dece266060eabf4db7218b6cc982449cb93b87e7b2d0c755b  ./zynq7/segbits_rioi3.origin_info.db`](./zynq7/segbits_rioi3.origin_info.db)
  * [`6823106be1cdccae2cf0c1332c7a36ee11a1a86c31376100f16921b6b579ea19  ./zynq7/segbits_rioi3_tbytesrc.db`](./zynq7/segbits_rioi3_tbytesrc.db)
diff --git a/artix7/cells_data/gtpe2_channel_attrs.json b/artix7/cells_data/gtpe2_channel_attrs.json
index 02641ef..53c11d1 100644
--- a/artix7/cells_data/gtpe2_channel_attrs.json
+++ b/artix7/cells_data/gtpe2_channel_attrs.json
@@ -1530,7 +1530,7 @@
         ]
     },
     "RXOUT_DIV": {
-        "digits": 3,
+        "digits": 2,
         "encoding": [
             0,
             1,
@@ -3234,7 +3234,7 @@
         ]
     },
     "TXOUT_DIV": {
-        "digits": 3,
+        "digits": 2,
         "encoding": [
             0,
             1,
diff --git a/artix7/cells_data/gtpe2_channel_ports.json b/artix7/cells_data/gtpe2_channel_ports.json
index 063f572..18055f5 100644
--- a/artix7/cells_data/gtpe2_channel_ports.json
+++ b/artix7/cells_data/gtpe2_channel_ports.json
@@ -16,7 +16,7 @@
         "width": 1
     },
     "DMONITORCLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "DMONITOROUT": {
@@ -28,7 +28,7 @@
         "width": 9
     },
     "DRPCLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "DRPDI": {
@@ -116,7 +116,7 @@
         "width": 1
     },
     "PLL0CLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "PLL0REFCLK": {
@@ -124,7 +124,7 @@
         "width": 1
     },
     "PLL1CLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "PLL1REFCLK": {
@@ -580,11 +580,11 @@
         "width": 1
     },
     "RXUSRCLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "RXUSRCLK2": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "RXVALID": {
@@ -596,7 +596,7 @@
         "width": 1
     },
     "SIGVALIDCLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "TSTIN": {
@@ -768,7 +768,7 @@
         "width": 1
     },
     "TXPHDLYTSTCLK": {
-        "direction": "input",
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         "width": 1
     },
     "TXPHINIT": {
@@ -900,11 +900,11 @@
         "width": 1
     },
     "TXUSRCLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "TXUSRCLK2": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     }
 }
diff --git a/artix7/cells_data/gtpe2_common_ports.json b/artix7/cells_data/gtpe2_common_ports.json
index eebd685..10c8463 100644
--- a/artix7/cells_data/gtpe2_common_ports.json
+++ b/artix7/cells_data/gtpe2_common_ports.json
@@ -28,7 +28,7 @@
         "width": 8
     },
     "DRPCLK": {
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+        "direction": "clock",
         "width": 1
     },
     "DRPDI": {
@@ -84,7 +84,7 @@
         "width": 1
     },
     "PLL0LOCKDETCLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "PLL0LOCKEN": {
@@ -124,7 +124,7 @@
         "width": 1
     },
     "PLL1LOCKDETCLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "PLL1LOCKEN": {
diff --git a/artix7/cells_data/pcie_2_1_ports.json b/artix7/cells_data/pcie_2_1_ports.json
index c263c1d..87912d9 100644
--- a/artix7/cells_data/pcie_2_1_ports.json
+++ b/artix7/cells_data/pcie_2_1_ports.json
@@ -688,7 +688,7 @@
         "width": 9
     },
     "DRPCLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "DRPDI": {
@@ -836,7 +836,7 @@
         "width": 1
     },
     "PIPECLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "PIPERX0CHANISALIGNED": {
@@ -1620,11 +1620,11 @@
         "width": 1
     },
     "USERCLK": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "USERCLK2": {
-        "direction": "input",
+        "direction": "clock",
         "width": 1
     },
     "USERRSTN": {
diff --git a/artix7/ppips_pcie_int_interface_l.db b/artix7/ppips_pcie_int_interface_l.db
index d0f9c55..8542b0b 100644
--- a/artix7/ppips_pcie_int_interface_l.db
+++ b/artix7/ppips_pcie_int_interface_l.db
@@ -22,99 +22,99 @@
 PCIE_INT_INTERFACE_L.INT_INTERFACE_LOGIC_OUTS_L21.INT_INTERFACE_LOGIC_OUTS_L_B21 always
 PCIE_INT_INTERFACE_L.INT_INTERFACE_LOGIC_OUTS_L22.INT_INTERFACE_LOGIC_OUTS_L_B22 always
 PCIE_INT_INTERFACE_L.INT_INTERFACE_LOGIC_OUTS_L23.INT_INTERFACE_LOGIC_OUTS_L_B23 always
-PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_OUT0.PCIE_INT_INTERFACE_IMUX_L_DELAY0 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY0.PCIE_INT_INTERFACE_IMUX_L0 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY1.PCIE_INT_INTERFACE_IMUX_L1 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY2.PCIE_INT_INTERFACE_IMUX_L2 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY3.PCIE_INT_INTERFACE_IMUX_L3 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY4.PCIE_INT_INTERFACE_IMUX_L4 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY5.PCIE_INT_INTERFACE_IMUX_L5 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY6.PCIE_INT_INTERFACE_IMUX_L6 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY7.PCIE_INT_INTERFACE_IMUX_L7 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY8.PCIE_INT_INTERFACE_IMUX_L8 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY9.PCIE_INT_INTERFACE_IMUX_L9 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY10.PCIE_INT_INTERFACE_IMUX_L10 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY11.PCIE_INT_INTERFACE_IMUX_L11 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY12.PCIE_INT_INTERFACE_IMUX_L12 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY13.PCIE_INT_INTERFACE_IMUX_L13 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY14.PCIE_INT_INTERFACE_IMUX_L14 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY15.PCIE_INT_INTERFACE_IMUX_L15 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY16.PCIE_INT_INTERFACE_IMUX_L16 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY17.PCIE_INT_INTERFACE_IMUX_L17 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY18.PCIE_INT_INTERFACE_IMUX_L18 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY19.PCIE_INT_INTERFACE_IMUX_L19 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY20.PCIE_INT_INTERFACE_IMUX_L20 always
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+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY44.PCIE_INT_INTERFACE_IMUX_L44 always
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index 013f200..e8c5c6b 100644
--- a/artix7/ppips_pcie_int_interface_r.db
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@@ -22,99 +22,99 @@
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 PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT47.PCIE_INT_INTERFACE_IMUX47 always
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@@ -301,7 +301,7 @@
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 INT_L.WW4BEG2.NN6END2 origin:050-pip-seed 05_35 06_32
 INT_L.WW4BEG2.NW2END2 origin:050-pip-seed 02_33 03_33
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@@ -332,7 +332,7 @@
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@@ -725,7 +725,7 @@
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@@ -3301,7 +3301,7 @@
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 INT_R.SW6BEG1.LH6 origin:056-pip-rem 05_28 07_29
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 INT_R.SW6BEG1.NW2END2 origin:050-pip-seed 02_29 05_31
@@ -3348,7 +3348,7 @@
 INT_R.SW6BEG3.LH0 origin:056-pip-rem 04_62 05_60
 INT_R.SW6BEG3.LV18 origin:056-pip-rem 05_60 07_61
 INT_R.SW6BEG3.SE2END3 origin:050-pip-seed 02_61 04_61
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--- a/artix7/segbits_pcie_int_interface_r.db
+++ b/artix7/segbits_pcie_int_interface_r.db
@@ -20,6 +20,8 @@
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+PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT23.PCIE_INT_INTERFACE_IMUX_DELAY23 26_59
 PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT24.PCIE_INT_INTERFACE_IMUX_DELAY24 27_04
 PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT25.PCIE_INT_INTERFACE_IMUX_DELAY25 27_12
 PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT32.PCIE_INT_INTERFACE_IMUX_DELAY32 27_05
diff --git a/artix7/segbits_pcie_int_interface_r.origin_info.db b/artix7/segbits_pcie_int_interface_r.origin_info.db
index 9aa3a12..958252d 100644
--- a/artix7/segbits_pcie_int_interface_r.origin_info.db
+++ b/artix7/segbits_pcie_int_interface_r.origin_info.db
@@ -20,6 +20,8 @@
 PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT19.PCIE_INT_INTERFACE_IMUX_DELAY19 origin:062-pcie-int-pips 26_27
 PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT20.PCIE_INT_INTERFACE_IMUX_DELAY20 origin:062-pcie-int-pips 26_35
 PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT21.PCIE_INT_INTERFACE_IMUX_DELAY21 origin:062-pcie-int-pips 26_43
+PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT22.PCIE_INT_INTERFACE_IMUX_DELAY22 origin:062-pcie-int-pips 26_51
+PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT23.PCIE_INT_INTERFACE_IMUX_DELAY23 origin:062-pcie-int-pips 26_59
 PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT24.PCIE_INT_INTERFACE_IMUX_DELAY24 origin:062-pcie-int-pips 27_04
 PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT25.PCIE_INT_INTERFACE_IMUX_DELAY25 origin:062-pcie-int-pips 27_12
 PCIE_INT_INTERFACE_R.PCIE_INT_INTERFACE_IMUX_OUT32.PCIE_INT_INTERFACE_IMUX_DELAY32 origin:062-pcie-int-pips 27_05
diff --git a/kintex7/ppips_pcie_int_interface_l.db b/kintex7/ppips_pcie_int_interface_l.db
index d0f9c55..8542b0b 100644
--- a/kintex7/ppips_pcie_int_interface_l.db
+++ b/kintex7/ppips_pcie_int_interface_l.db
@@ -22,99 +22,99 @@
 PCIE_INT_INTERFACE_L.INT_INTERFACE_LOGIC_OUTS_L21.INT_INTERFACE_LOGIC_OUTS_L_B21 always
 PCIE_INT_INTERFACE_L.INT_INTERFACE_LOGIC_OUTS_L22.INT_INTERFACE_LOGIC_OUTS_L_B22 always
 PCIE_INT_INTERFACE_L.INT_INTERFACE_LOGIC_OUTS_L23.INT_INTERFACE_LOGIC_OUTS_L_B23 always
-PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_OUT0.PCIE_INT_INTERFACE_IMUX_L_DELAY0 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY0.PCIE_INT_INTERFACE_IMUX_L0 always
+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY1.PCIE_INT_INTERFACE_IMUX_L1 always
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+PCIE_INT_INTERFACE_L.PCIE_INT_INTERFACE_IMUX_L_DELAY4.PCIE_INT_INTERFACE_IMUX_L4 always
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index 013f200..e8c5c6b 100644
--- a/kintex7/ppips_pcie_int_interface_r.db
+++ b/kintex7/ppips_pcie_int_interface_r.db
@@ -22,99 +22,99 @@
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