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*  SURELOG System Verilog Compiler/Linter  *
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[INFO :CM0023] Creating log file ./slpp_unit/surelog.log.

[INFO :CM0024] Executing with 4 threads.

[INFO :CM0020] Separate compilation-unit mode is on.

[INFO :PP0122] Preprocessing source file "/home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv".

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[INFO :PP0122] Preprocessing source file "top.v".

[INFO :PP0122] Preprocessing source file "small.v".

[INFO :PA0201] Parsing source file "small.v".

[INFO :PA0201] Parsing source file "def.v".

[INFO :PA0201] Parsing source file "/home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv".

[INFO :PA0201] Parsing source file "top.v".

LIB:  work
FILE: /home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv
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n<> u<205> t<BinOp_Plus> p<210> s<209> l<29>
n<1> u<206> t<IntConst> p<207> l<29>
n<> u<207> t<Primary_literal> p<208> c<206> l<29>
n<> u<208> t<Constant_primary> p<209> c<207> l<29>
n<> u<209> t<Constant_expression> p<210> c<208> l<29>
n<> u<210> t<Constant_expression> p<211> c<204> l<29>
n<> u<211> t<Genvar_assignment> p<267> c<199> s<266> l<29>
n<B2> u<212> t<StringConst> p<266> s<221> l<31>
n<M2> u<213> t<StringConst> p<219> s<218> l<32>
n<N2> u<214> t<StringConst> p<215> l<32>
n<> u<215> t<Name_of_instance> p<218> c<214> s<217> l<32>
n<> u<216> t<Ordered_port_connection> p<217> l<32>
n<> u<217> t<List_of_port_connections> p<218> c<216> l<32>
n<> u<218> t<Hierarchical_instance> p<219> c<215> l<32>
n<> u<219> t<Module_instantiation> p<220> c<213> l<32>
n<> u<220> t<Module_or_generate_item> p<221> c<219> l<32>
n<> u<221> t<Generate_module_item> p<266> c<220> s<264> l<32>
n<k> u<222> t<StringConst> p<227> s<226> l<36>
n<0> u<223> t<IntConst> p<224> l<36>
n<> u<224> t<Primary_literal> p<225> c<223> l<36>
n<> u<225> t<Constant_primary> p<226> c<224> l<36>
n<> u<226> t<Constant_expression> p<227> c<225> l<36>
n<> u<227> t<Genvar_decl_assignment> p<263> c<222> s<237> l<36>
n<k> u<228> t<StringConst> p<229> l<36>
n<> u<229> t<Primary_literal> p<230> c<228> l<36>
n<> u<230> t<Constant_primary> p<231> c<229> l<36>
n<> u<231> t<Constant_expression> p<237> c<230> s<232> l<36>
n<> u<232> t<BinOp_Less> p<237> s<236> l<36>
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n<> u<234> t<Primary_literal> p<235> c<233> l<36>
n<> u<235> t<Constant_primary> p<236> c<234> l<36>
n<> u<236> t<Constant_expression> p<237> c<235> l<36>
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n<k> u<240> t<StringConst> p<241> l<36>
n<> u<241> t<Primary_literal> p<242> c<240> l<36>
n<> u<242> t<Constant_primary> p<243> c<241> l<36>
n<> u<243> t<Constant_expression> p<249> c<242> s<244> l<36>
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n<> u<249> t<Constant_expression> p<250> c<243> l<36>
n<> u<250> t<Genvar_assignment> p<263> c<238> s<262> l<36>
n<B3> u<251> t<StringConst> p<262> s<260> l<38>
n<M3> u<252> t<StringConst> p<258> s<257> l<39>
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n<> u<257> t<Hierarchical_instance> p<258> c<254> l<39>
n<> u<258> t<Module_instantiation> p<259> c<252> l<39>
n<> u<259> t<Module_or_generate_item> p<260> c<258> l<39>
n<> u<260> t<Generate_module_item> p<262> c<259> s<261> l<39>
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n<> u<264> t<Generate_module_item> p<266> c<263> s<265> l<35>
n<> u<265> t<End> p<266> l<42>
n<> u<266> t<Generate_module_named_block> p<267> c<212> l<30>
n<> u<267> t<Generate_module_loop_statement> p<268> c<188> l<28>
n<> u<268> t<Generate_module_item> p<329> c<267> s<327> l<28>
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n<0> u<274> t<IntConst> p<275> l<44>
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n<> u<276> t<Constant_primary> p<277> c<275> l<44>
n<> u<277> t<Constant_expression> p<278> c<276> l<44>
n<> u<278> t<Constant_expression> p<326> c<272> s<325> l<44>
n<B4> u<279> t<StringConst> p<324> s<322> l<46>
n<m> u<280> t<StringConst> p<285> s<284> l<49>
n<0> u<281> t<IntConst> p<282> l<49>
n<> u<282> t<Primary_literal> p<283> c<281> l<49>
n<> u<283> t<Constant_primary> p<284> c<282> l<49>
n<> u<284> t<Constant_expression> p<285> c<283> l<49>
n<> u<285> t<Genvar_decl_assignment> p<321> c<280> s<295> l<49>
n<m> u<286> t<StringConst> p<287> l<49>
n<> u<287> t<Primary_literal> p<288> c<286> l<49>
n<> u<288> t<Constant_primary> p<289> c<287> l<49>
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n<SIZE> u<291> t<StringConst> p<292> l<49>
n<> u<292> t<Primary_literal> p<293> c<291> l<49>
n<> u<293> t<Constant_primary> p<294> c<292> l<49>
n<> u<294> t<Constant_expression> p<295> c<293> l<49>
n<> u<295> t<Constant_expression> p<321> c<289> s<308> l<49>
n<m> u<296> t<StringConst> p<308> s<297> l<49>
n<> u<297> t<AssignOp_Assign> p<308> s<307> l<49>
n<m> u<298> t<StringConst> p<299> l<49>
n<> u<299> t<Primary_literal> p<300> c<298> l<49>
n<> u<300> t<Constant_primary> p<301> c<299> l<49>
n<> u<301> t<Constant_expression> p<307> c<300> s<302> l<49>
n<> u<302> t<BinOp_Plus> p<307> s<306> l<49>
n<1> u<303> t<IntConst> p<304> l<49>
n<> u<304> t<Primary_literal> p<305> c<303> l<49>
n<> u<305> t<Constant_primary> p<306> c<304> l<49>
n<> u<306> t<Constant_expression> p<307> c<305> l<49>
n<> u<307> t<Constant_expression> p<308> c<301> l<49>
n<> u<308> t<Genvar_assignment> p<321> c<296> s<320> l<49>
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n<N4> u<311> t<StringConst> p<312> l<52>
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n<> u<314> t<List_of_port_connections> p<315> c<313> l<52>
n<> u<315> t<Hierarchical_instance> p<316> c<312> l<52>
n<> u<316> t<Module_instantiation> p<317> c<310> l<52>
n<> u<317> t<Module_or_generate_item> p<318> c<316> l<52>
n<> u<318> t<Generate_module_item> p<320> c<317> s<319> l<52>
n<> u<319> t<End> p<320> l<54>
n<> u<320> t<Generate_module_named_block> p<321> c<309> l<50>
n<> u<321> t<Generate_module_loop_statement> p<322> c<285> l<48>
n<> u<322> t<Generate_module_item> p<324> c<321> s<323> l<48>
n<> u<323> t<End> p<324> l<56>
n<> u<324> t<Generate_module_block> p<325> c<279> l<45>
n<> u<325> t<Generate_module_item> p<326> c<324> l<45>
n<> u<326> t<Generate_module_conditional_statement> p<327> c<278> l<43>
n<> u<327> t<Generate_module_item> p<329> c<326> s<328> l<43>
n<> u<328> t<End> p<329> l<57>
n<> u<329> t<Generate_module_named_block> p<330> c<173> l<23>
n<> u<330> t<Generate_module_loop_statement> p<331> c<149> l<21>
n<> u<331> t<Generate_module_item> p<333> c<330> s<332> l<21>
n<> u<332> t<Endgenerate> p<333> l<58>
n<> u<333> t<Generated_module_instantiation> p<334> c<331> l<20>
n<> u<334> t<Non_port_module_item> p<335> c<333> l<20>
n<> u<335> t<Module_item> p<337> c<334> s<336> l<20>
n<> u<336> t<Endmodule> p<337> l<60>
n<> u<337> t<Module_declaration> p<338> c<69> l<11>
n<> u<338> t<Description> p<339> c<337> l<11>
n<> u<339> t<Source_text> p<340> c<28> l<1>
n<> u<340> t<Top_level_rule> l<1>
[WARNI:PA0205] def.v:2 No timescale set for "def".

[WARNI:PA0205] small.v:2 No timescale set for "secret_number".

[WARNI:PA0205] small.v:14 No timescale set for "defparam_example".

[WARNI:PA0205] top.v:1 No timescale set for "top_def".

[WARNI:PA0205] top.v:7 No timescale set for "small_top".

[WARNI:PA0205] top.v:11 No timescale set for "small_test".

[INFO :CP0300] Compilation...

[INFO :CP0303] top.v:11 Compile module "work@small_test".

[INFO :CP0303] def.v:2 Compile module "work@def".

[INFO :CP0303] small.v:2 Compile module "work@secret_number".

[INFO :CP0303] small.v:14 Compile module "work@defparam_example".

[INFO :CP0303] top.v:7 Compile module "work@small_top".

[INFO :CP0303] top.v:1 Compile module "work@top_def".

[INFO :CP0302] /home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv:33 Compile class "work@process".

[INFO :CP0302] /home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv:58 Compile class "work@semaphore".

[INFO :CP0302] /home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv:4 Compile class "work@mailbox".

[INFO :EL0526] Design Elaboration...

[NOTE :EL0503] small.v:14 Top level module "work@defparam_example".

[NOTE :EL0503] top.v:1 Top level module "work@top_def".

[NOTE :EL0503] top.v:7 Top level module "work@small_top".

[NOTE :EL0504] Multiple top level modules in design.

[WARNI:EL0517] small.v:18 Multiple defparam on object: "work@defparam_example.U3.SIZE",
               small.v:17 previous setting.

[WARNI:EL0500] small.v:7 Cannot find a module definition for "work@secret_number.B1::M1".

[WARNI:EL0500] small.v:23 Cannot find a module definition for "work@defparam_example::NO_DEF".

[WARNI:EL0500] top.v:26 Cannot find a module definition for "work@small_test.B1::M1".

[WARNI:EL0500] top.v:32 Cannot find a module definition for "work@small_test.B1.B2::M2".

[WARNI:EL0500] top.v:39 Cannot find a module definition for "work@small_test.B1.B2.B3::M3".

[WARNI:EL0500] top.v:52 Cannot find a module definition for "work@small_test.B1.B4.B5::M4".

[WARNI:EL0515] small.v:25 Defparam does not match any design object: "work@defparam_example.NO_MATCH.SIZE1".

[WARNI:EL0515] small.v:26 Defparam does not match any design object: "work@defparam_example.NO_MATCH.SIZE2".

[NOTE :EL0508] Nb Top level modules: 3.

[NOTE :EL0509] Max instance depth: 6.

[NOTE :EL0510] Nb instances: 61.

[NOTE :EL0511] Nb leaf instances: 54.

[WARNI:EL0512] Nb undefined modules: 6.

[WARNI:EL0513] Nb undefined instances: 52.

[  FATAL] : 0
[  ERROR] : 0
[WARNING] : 17
[   NOTE] : 8

********************************************
*   End SURELOG SVerilog Compiler/Linter   *
********************************************

1.03user 0.03system 0:00.61elapsed 174%CPU (0avgtext+0avgdata 51036maxresident)k
8inputs+144outputs (0major+15192minor)pagefaults 0swaps