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*  SURELOG System Verilog Compiler/Linter  *
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[INFO :CM0023] Creating log file ./slpp_all/surelog.log.

LIB:  work
FILE: top.v
n<> u<0> t<Null_rule> p<19> s<18> l<8>
n<> u<1> t<Module_keyword> p<6> s<2> l<8>
n<b_kw2> u<2> t<StringConst> p<6> s<5> l<8>
n<> u<3> t<Port_expression> p<4> l<8>
n<> u<4> t<Port> p<5> c<3> l<8>
n<> u<5> t<List_of_ports> p<6> c<4> l<8>
n<> u<6> t<Module_nonansi_header> p<16> c<1> s<14> l<8>
n<logic> u<7> t<StringConst> p<8> l<9>
n<> u<8> t<Interface_identifier> p<12> c<7> s<11> l<9>
n<clk> u<9> t<StringConst> p<10> l<9>
n<> u<10> t<Interface_identifier> p<11> c<9> l<9>
n<> u<11> t<List_of_interface_identifiers> p<12> c<10> l<9>
n<> u<12> t<Interface_port_declaration> p<13> c<8> l<9>
n<> u<13> t<Port_declaration> p<14> c<12> l<9>
n<> u<14> t<Module_item> p<16> c<13> s<15> l<9>
n<> u<15> t<Endmodule> p<16> l<10>
n<> u<16> t<Module_declaration> p<17> c<6> l<8>
n<> u<17> t<Description> p<18> c<16> l<8>
n<> u<18> t<Source_text> p<19> c<17> l<8>
n<> u<19> t<Top_level_rule> l<8>
[WARNI:PA0205] top.v:8 No timescale set for "b_kw2".

[INFO :CP0300] Compilation...

[INFO :CP0303] top.v:8 Compile module "work@b_kw2".

[INFO :EL0526] Design Elaboration...

Instance tree:
[TOP] work@b_kw2 work@b_kw2

[NOTE :EL0503] top.v:8 Top level module "work@b_kw2".

[NOTE :EL0508] Nb Top level modules: 1.

[NOTE :EL0509] Max instance depth: 1.

[NOTE :EL0510] Nb instances: 1.

[NOTE :EL0511] Nb leaf instances: 1.

[NOTE :EL0523] top.v:8 Instance "work@b_kw2".

[  FATAL] : 0
[  ERROR] : 0
[WARNING] : 1
[   NOTE] : 6

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*   End SURELOG SVerilog Compiler/Linter   *
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0.19user 0.00system 0:00.21elapsed 96%CPU (0avgtext+0avgdata 39892maxresident)k
8inputs+16outputs (0major+9623minor)pagefaults 0swaps
sh: 2: -mt: not found