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*  SURELOG System Verilog Compiler/Linter  *
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[INFO :CM0023] Creating log file ./slpp_unit/surelog.log.

[INFO :CM0020] Separate compilation-unit mode is on.

[WARNI:CM0005] Include path "../../../UVM/ovm-2.1.2/src/" does not exist.

[WARNI:CM0005] Include path "../../../UVM/vmm-1.1.1a/sv" does not exist.

[INFO :PP0122] Preprocessing source file "/home/alain/Surelog/dist/surelog/bin/../sv/builtin.sv".

[INFO :PP0122] Preprocessing source file "top.v".

[INFO :PP0122] Preprocessing source file "def.v".

[INFO :PP0122] Preprocessing source file "small.v".

[INFO :PA0201] Parsing source file "/home/alain/Surelog/dist/surelog/bin/../sv/builtin.sv".

LIB:  work
FILE: /home/alain/Surelog/dist/surelog/bin/../sv/builtin.sv
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n<> u<103> t<List_of_defparam_assignments> p<104> c<102> l<16>
n<> u<104> t<Parameter_override> p<105> c<103> l<16>
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n<> u<106> t<Non_port_module_item> p<107> c<105> l<16>
n<> u<107> t<Module_item> p<224> c<106> s<120> l<16>
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n<> u<109> t<Hierarchical_identifier> p<115> c<108> s<114> l<17>
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n<> u<111> t<Primary_literal> p<112> c<110> l<17>
n<> u<112> t<Constant_primary> p<113> c<111> l<17>
n<> u<113> t<Constant_expression> p<114> c<112> l<17>
n<> u<114> t<Constant_mintypmax_expression> p<115> c<113> l<17>
n<> u<115> t<Defparam_assignment> p<116> c<109> l<17>
n<> u<116> t<List_of_defparam_assignments> p<117> c<115> l<17>
n<> u<117> t<Parameter_override> p<118> c<116> l<17>
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n<> u<119> t<Non_port_module_item> p<120> c<118> l<17>
n<> u<120> t<Module_item> p<224> c<119> s<133> l<17>
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n<> u<153> t<Module_item> p<224> c<152> s<163> l<20>
n<secret_number> u<154> t<StringConst> p<160> s<159> l<21>
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n<> u<159> t<Hierarchical_instance> p<160> c<156> l<21>
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n<> u<163> t<Module_item> p<224> c<162> s<173> l<21>
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n<> u<172> t<Non_port_module_item> p<173> c<171> l<22>
n<> u<173> t<Module_item> p<224> c<172> s<183> l<22>
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n<> u<179> t<Hierarchical_instance> p<180> c<176> l<23>
n<> u<180> t<Module_instantiation> p<181> c<174> l<23>
n<> u<181> t<Module_or_generate_item> p<182> c<180> l<23>
n<> u<182> t<Non_port_module_item> p<183> c<181> l<23>
n<> u<183> t<Module_item> p<224> c<182> s<196> l<23>
n<U5.SIZE> u<184> t<StringConst> p<185> l<24>
n<> u<185> t<Hierarchical_identifier> p<191> c<184> s<190> l<24>
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n<> u<191> t<Defparam_assignment> p<192> c<185> l<24>
n<> u<192> t<List_of_defparam_assignments> p<193> c<191> l<24>
n<> u<193> t<Parameter_override> p<194> c<192> l<24>
n<> u<194> t<Module_or_generate_item> p<195> c<193> l<24>
n<> u<195> t<Non_port_module_item> p<196> c<194> l<24>
n<> u<196> t<Module_item> p<224> c<195> s<209> l<24>
n<NO_MATCH.SIZE1> u<197> t<StringConst> p<198> l<25>
n<> u<198> t<Hierarchical_identifier> p<204> c<197> s<203> l<25>
n<2> u<199> t<IntConst> p<200> l<25>
n<> u<200> t<Primary_literal> p<201> c<199> l<25>
n<> u<201> t<Constant_primary> p<202> c<200> l<25>
n<> u<202> t<Constant_expression> p<203> c<201> l<25>
n<> u<203> t<Constant_mintypmax_expression> p<204> c<202> l<25>
n<> u<204> t<Defparam_assignment> p<205> c<198> l<25>
n<> u<205> t<List_of_defparam_assignments> p<206> c<204> l<25>
n<> u<206> t<Parameter_override> p<207> c<205> l<25>
n<> u<207> t<Module_or_generate_item> p<208> c<206> l<25>
n<> u<208> t<Non_port_module_item> p<209> c<207> l<25>
n<> u<209> t<Module_item> p<224> c<208> s<222> l<25>
n<defparam_example.NO_MATCH.SIZE2> u<210> t<StringConst> p<211> l<26>
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n<> u<213> t<Primary_literal> p<214> c<212> l<26>
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n<> u<215> t<Constant_expression> p<216> c<214> l<26>
n<> u<216> t<Constant_mintypmax_expression> p<217> c<215> l<26>
n<> u<217> t<Defparam_assignment> p<218> c<211> l<26>
n<> u<218> t<List_of_defparam_assignments> p<219> c<217> l<26>
n<> u<219> t<Parameter_override> p<220> c<218> l<26>
n<> u<220> t<Module_or_generate_item> p<221> c<219> l<26>
n<> u<221> t<Non_port_module_item> p<222> c<220> l<26>
n<> u<222> t<Module_item> p<224> c<221> s<223> l<26>
n<> u<223> t<Endmodule> p<224> l<27>
n<> u<224> t<Module_declaration> p<225> c<81> l<14>
n<> u<225> t<Description> p<226> c<224> l<14>
n<> u<226> t<Source_text> p<227> c<75> l<2>
n<> u<227> t<Top_level_rule> l<2>
[WARNI:PA0205] top.v:1 No timescale set for "top_def".

[WARNI:PA0205] top.v:7 No timescale set for "small_top".

[WARNI:PA0205] top.v:11 No timescale set for "small_test".

[WARNI:PA0205] def.v:2 No timescale set for "def".

[WARNI:PA0205] small.v:2 No timescale set for "secret_number".

[WARNI:PA0205] small.v:14 No timescale set for "defparam_example".

[INFO :CP0300] Compilation...

[INFO :CP0303] def.v:2 Compile module "work@def".

[INFO :CP0303] small.v:14 Compile module "work@defparam_example".

[INFO :CP0303] small.v:2 Compile module "work@secret_number".

[INFO :CP0303] top.v:11 Compile module "work@small_test".

[INFO :CP0303] top.v:7 Compile module "work@small_top".

[INFO :CP0303] top.v:1 Compile module "work@top_def".

[INFO :CP0302] /home/alain/Surelog/dist/surelog/bin/../sv/builtin.sv:4 Compile class "work@mailbox".

[INFO :CP0302] /home/alain/Surelog/dist/surelog/bin/../sv/builtin.sv:33 Compile class "work@process".

[INFO :CP0302] /home/alain/Surelog/dist/surelog/bin/../sv/builtin.sv:58 Compile class "work@semaphore".

[INFO :EL0526] Design Elaboration...

[NOTE :EL0503] top.v:1 Top level module "work@top_def".

[NOTE :EL0503] top.v:7 Top level module "work@small_top".

[NOTE :EL0503] small.v:14 Top level module "work@defparam_example".

[NOTE :EL0504] Multiple top level modules in design.

[WARNI:EL0500] top.v:26 Cannot find a module definition for "work@small_test.B1::M1".

[WARNI:EL0500] top.v:32 Cannot find a module definition for "work@small_test.B1.B2::M2".

[WARNI:EL0500] top.v:39 Cannot find a module definition for "work@small_test.B1.B2.B3::M3".

[WARNI:EL0500] top.v:52 Cannot find a module definition for "work@small_test.B1.B4.B5::M4".

[WARNI:EL0517] small.v:18 Multiple defparam on object: "work@defparam_example.U3.SIZE",
               small.v:17 previous setting.

[WARNI:EL0500] small.v:7 Cannot find a module definition for "work@secret_number.B1::M1".

[WARNI:EL0500] small.v:23 Cannot find a module definition for "work@defparam_example::NO_DEF".

[WARNI:EL0515] small.v:25 Defparam does not match any design object: "work@defparam_example.NO_MATCH.SIZE1".

[WARNI:EL0515] small.v:26 Defparam does not match any design object: "work@defparam_example.NO_MATCH.SIZE2".

[NOTE :EL0508] Nb Top level modules: 3.

[NOTE :EL0509] Max instance depth: 6.

[NOTE :EL0510] Nb instances: 61.

[NOTE :EL0511] Nb leaf instances: 54.

[WARNI:EL0512] Nb undefined modules: 6.

[WARNI:EL0513] Nb undefined instances: 52.

[  FATAL] : 0
[  ERROR] : 0
[WARNING] : 19
[   NOTE] : 8

********************************************
*   End SURELOG SVerilog Compiler/Linter   *
********************************************

0.68user 0.04system 0:00.73elapsed 99%CPU (0avgtext+0avgdata 40164maxresident)k
0inputs+144outputs (0major+13135minor)pagefaults 0swaps
sh: 2: -mt: not found