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*  SURELOG System Verilog Compiler/Linter  *
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[INFO :CM0023] Creating log file ../../build/tests/UnitElabExternNested/slpp_unit/surelog.log.

[INFO :CM0020] Separate compilation-unit mode is on.

[INFO :PP0122] Preprocessing source file "builtin.sv".

[INFO :PP0122] Preprocessing source file "top.v".

[INFO :PP0122] Preprocessing source file "middle.v".

[INFO :PA0201] Parsing source file "builtin.sv".

LIB:  work
FILE: /home/alain/Surelog/dist/surelog/bin/../sv/builtin.sv
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n<> u<242> t<Non_port_module_item> p<253> c<241> s<251> l<28>
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[INFO :PA0201] Parsing source file "middle.v".

LIB:  work
FILE: middle.v
n<> u<0> t<Null_rule> p<179> s<178> l<2>
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n<> u<132> t<List_of_variable_decl_assignments> p<133> c<131> l<22>
n<> u<133> t<Variable_declaration> p<134> c<129> l<21>
n<> u<134> t<Data_declaration> p<135> c<133> l<21>
n<> u<135> t<Package_or_generate_item_declaration> p<136> c<134> l<21>
n<> u<136> t<Module_or_generate_item_declaration> p<137> c<135> l<21>
n<> u<137> t<Module_common_item> p<138> c<136> l<21>
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n<> u<139> t<Non_port_module_item> p<140> c<138> l<21>
n<> u<140> t<Module_item> p<176> c<139> s<154> l<21>
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n<> u<142> t<Data_type_or_implicit> p<148> s<147> l<24>
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n<> u<144> t<Net_decl_assignment> p<147> c<143> s<146> l<24>
n<d> u<145> t<StringConst> p<146> l<24>
n<> u<146> t<Net_decl_assignment> p<147> c<145> l<24>
n<> u<147> t<List_of_net_decl_assignments> p<148> c<144> l<24>
n<> u<148> t<Net_declaration> p<149> c<141> l<23>
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n<> u<150> t<Module_or_generate_item_declaration> p<151> c<149> l<23>
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n<> u<152> t<Module_or_generate_item> p<153> c<151> l<23>
n<> u<153> t<Non_port_module_item> p<154> c<152> l<23>
n<> u<154> t<Module_item> p<176> c<153> s<164> l<23>
n<m> u<155> t<StringConst> p<161> s<160> l<26>
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n<> u<173> t<Non_port_module_item> p<174> c<172> l<27>
n<> u<174> t<Module_item> p<176> c<173> s<175> l<27>
n<> u<175> t<Endmodule> p<176> l<28>
n<> u<176> t<Module_declaration> p<177> c<95> l<18>
n<> u<177> t<Description> p<178> c<176> l<18>
n<> u<178> t<Source_text> p<179> c<30> l<2>
n<> u<179> t<Top_level_rule> l<2>
[WARNI:PA0205] top.v:1 No timescale set for "dff_nested".

[WARNI:PA0205] top.v:9 No timescale set for "ff1".

[WARNI:PA0205] top.v:18 No timescale set for "ff2".

[WARNI:PA0205] top.v:28 No timescale set for "ff3".

[WARNI:PA0205] middle.v:2 No timescale set for "m".

[WARNI:PA0205] middle.v:3 No timescale set for "a".

[WARNI:PA0205] middle.v:18 No timescale set for "top".

[INFO :CP0300] Compilation...

[INFO :CP0303] middle.v:3 Compile module "work@a".

[INFO :CP0303] top.v:1 Compile module "work@dff_nested".

[INFO :CP0303] top.v:9 Compile module "work@dff_nested::ff1".

[INFO :CP0303] top.v:18 Compile module "work@dff_nested::ff2".

[INFO :CP0303] top.v:28 Compile module "work@dff_nested::ff3".

[INFO :CP0303] middle.v:2 Compile module "work@m".

[INFO :CP0303] middle.v:18 Compile module "work@top".

[INFO :CP0302] builtin.sv:4 Compile class "work@mailbox".

[INFO :CP0302] builtin.sv:33 Compile class "work@process".

[INFO :CP0302] builtin.sv:58 Compile class "work@semaphore".

[NOTE :CP0309] middle.v:15 Implicit port type (wire) for "b".

[NOTE :CP0309] top.v:6 Implicit port type (wire) for "q",
there are 1 more instances of this message.

[WARNI:CP0310] middle.v:2 Port "a" definition missing its direction (input, output, inout),
there are 3 more instances of this message.

[INFO :EL0526] Design Elaboration...

Instance tree:
[TOP] work@dff_nested work@dff_nested
[TOP] work@top work@top
[MOD] work@dff_nested::ff1 work@dff_nested.i1
[MOD] work@dff_nested::ff2 work@dff_nested.i2
[MOD] work@dff_nested::ff3 work@dff_nested.i3
[MOD] work@m work@top.mm
[MOD] work@a work@top.aa
[GAT] work@nand work@dff_nested.i1.g1b
[GAT] work@nand work@dff_nested.i1.g1a
[GAT] work@nand work@dff_nested.i2.g2b
[GAT] work@nand work@dff_nested.i2.g2a
[GAT] work@nand work@dff_nested.i3.g3a
[GAT] work@nand work@dff_nested.i3.g3b

[NOTE :EL0503] top.v:1 Top level module "work@dff_nested".

[NOTE :EL0503] middle.v:18 Top level module "work@top".

[NOTE :EL0504] Multiple top level modules in design.

[NOTE :EL0508] Nb Top level modules: 2.

[NOTE :EL0509] Max instance depth: 3.

[NOTE :EL0510] Nb instances: 13.

[NOTE :EL0511] Nb leaf instances: 8.

[NOTE :EL0523] top.v:1 Instance "work@dff_nested".

[NOTE :EL0523] middle.v:18 Instance "work@top".

[NOTE :EL0523] top.v:16 Instance "work@dff_nested.i1".

[NOTE :EL0523] top.v:27 Instance "work@dff_nested.i2".

[NOTE :EL0523] top.v:35 Instance "work@dff_nested.i3".

[NOTE :EL0523] middle.v:26 Instance "work@top.mm".

[NOTE :EL0523] middle.v:27 Instance "work@top.aa".

[NOTE :EL0523] top.v:11 Instance "work@dff_nested.i1.g1b".

[NOTE :EL0523] top.v:13 Instance "work@dff_nested.i1.g1a".

[NOTE :EL0523] top.v:22 Instance "work@dff_nested.i2.g2b".

[NOTE :EL0523] top.v:24 Instance "work@dff_nested.i2.g2a".

[NOTE :EL0523] top.v:30 Instance "work@dff_nested.i3.g3a".

[NOTE :EL0523] top.v:32 Instance "work@dff_nested.i3.g3b".

[  FATAL] : 0
[  ERROR] : 0
[WARNING] : 8
[   NOTE] : 22

********************************************
*   End SURELOG SVerilog Compiler/Linter   *
********************************************

0.70user 0.03system 0:00.74elapsed 99%CPU (0avgtext+0avgdata 39952maxresident)k
24inputs+120outputs (0major+12364minor)pagefaults 0swaps