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*  SURELOG System Verilog Compiler/Linter  *
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[INFO :CM0023] Creating log file ./slpp_unit/surelog.log.

[INFO :CM0024] Executing with 3 threads.

[INFO :CM0020] Separate compilation-unit mode is on.

[INFO :PP0122] Processing source file "another_arbiter.v".

[INFO :PP0122] Processing source file "dff.v".

[INFO :PP0122] Processing source file "arbiter_tb.v".

[INFO :PP0123] Processing include file "arbiter.inc".

[INFO :PP0122] Processing source file "encoder_case.v".

[INFO :PP0122] Processing source file "encoder.v".

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[INFO :PP0122] Processing source file "synfifo.v".

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[INFO :PP0122] Processing source file "top.v".

[INFO :PP0122] Processing source file "uart.v".

[INFO :PP0122] Processing source file "jkff_udp.v".

[INFO :PA0200] Processing source file "arbiter_tb.v".

[INFO :PA0200] Processing source file "dff.v".

[INFO :PA0200] Processing source file "another_arbiter.v".

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[INFO :PA0200] Processing source file "jkff_udp.v".

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[WARNI:PA0204] another_arbiter.v, line 2: No timescale set for "arbiter".

[WARNI:PA0204] arbiter_tb.v, line 4: No timescale set for "arbiter".

[WARNI:PA0204] arbiter_tb.v, line 107: No timescale set for "top".

[WARNI:PA0204] dff.v, line 8: No timescale set for "dff_async_reset".

[WARNI:PA0204] encoder_case.v, line 8: No timescale set for "encoder_using_case".

[WARNI:PA0204] encoder.v, line 7: No timescale set for "encoder_using_case".

[WARNI:PA0204] full_adder.v, line 7: No timescale set for "full_adder_gates".

[WARNI:PA0204] jkff_udp.v, line 7: No timescale set for "jkff_udp".

[WARNI:PA0204] jkff_udp.v, line 24: No timescale set for "xor2_input".

[WARNI:PA0204] lfsr_task.v, line 2: No timescale set for "LFSR_TASK".

[WARNI:PA0204] m_input_mult.v, line 2: No timescale set for "case1".

[WARNI:PA0204] m_input_mult.v, line 21: No timescale set for "case2".

[WARNI:PA0204] m_input_mult.v, line 49: No timescale set for "pri_encooder".

[WARNI:PA0204] mux21.v, line 7: No timescale set for "mux21_switch".

[WARNI:PA0204] synfifo.v, line 8: No timescale set for "syn_fifo".

[WARNI:PA0204] uart.v, line 8: No timescale set for "uart".

[  FATAL] : 0
[  ERROR] : 0
[WARNING] : 16
[   NOTE] : 0

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*   End SURELOG SVerilog Compiler/Linter   *
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