tests/clocks/multiple_inputs_named_clk/golden.model.xml

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  <model name="BLOCK">
    <input_ports>
      <port name="a"/>
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      <port name="c"/>
      <port name="rdclk" is_clock="1"/>
      <port name="wrclk" is_clock="1"/>
    </input_ports>
    <output_ports>
      <port name="o"/>
    </output_ports>
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