| # riscOVPsim configuration file converted from YAML |
| --variant RV64I |
| --override riscvOVPsim/cpu/add_Extensions=MC |
| --override riscvOVPsim/cpu/misa_MXL=2 |
| --override riscvOVPsim/cpu/misa_MXL_mask=0x0 # 0 |
| --override riscvOVPsim/cpu/misa_Extensions_mask=0x0 # 0 |
| --override riscvOVPsim/cpu/unaligned=T |
| --override riscvOVPsim/cpu/mtvec_mask=0x0 # 0 |
| --override riscvOVPsim/cpu/user_version=2.3 |
| --override riscvOVPsim/cpu/priv_version=1.11 |
| --override riscvOVPsim/cpu/mvendorid=0 |
| --override riscvOVPsim/cpu/marchid=0 |
| --override riscvOVPsim/cpu/mimpid=0 |
| --override riscvOVPsim/cpu/mhartid=0 |
| --override riscvOVPsim/cpu/cycle_undefined=F |
| --override riscvOVPsim/cpu/instret_undefined=F |
| --override riscvOVPsim/cpu/time_undefined=T |
| --override riscvOVPsim/cpu/reset_address=0x80000000 |
| --override riscvOVPsim/cpu/simulateexceptions=T |
