adding todo

Signed-off-by: Youssef Kandil <youssefkandil@aucegypt.edu>

clockgating-plugin/tests/regfile/lib/sky130_hd_ff_map.v

diff --git a/clockgating-plugin/tests/regfile/lib/sky130_hd_ff_map.v b/clockgating-plugin/tests/regfile/lib/sky130_hd_ff_map.v
index b15d077..e27ca79 100644
--- a/clockgating-plugin/tests/regfile/lib/sky130_hd_ff_map.v
+++ b/clockgating-plugin/tests/regfile/lib/sky130_hd_ff_map.v
@@ -179,45 +179,7 @@
 //////////////////////////////////////////////////////////////////////////////////////
 //////////////////////////////////////////////////////////////////////////////////////
 
-//module \$sdffe ( CLK, EN, SRST, D, Q);
-//    parameter CLK_POLARITY =1'b1;
-//    parameter EN_POLARITY =1'b1;
-//    parameter SRST_POLARITY =1'b1;
-//    parameter SRST_VALUE =1'b1;
-//    parameter WIDTH =1;
-
-
-//    input  CLK, EN, SRST;
-//    input [WIDTH -1:0] D; 
-//    output [WIDTH -1:0] Q;
-
-//    wire GCLK;
-
-//    generate
-//        if (WIDTH < 5) begin
-//                sky130_fd_sc_hd__dlclkp_1  clk_gate ( .GCLK(GCLK), .CLK(CLK), .GATE(EN) );
-//                end
-//            else if (WIDTH < 17) begin
-//                sky130_fd_sc_hd__dlclkp_2  clk_gate ( .GCLK(GCLK), .CLK(CLK), .GATE(EN) );
-//                end
-//            else begin
-//                sky130_fd_sc_hd__dlclkp_4  clk_gate ( .GCLK(GCLK), .CLK(CLK), .GATE(EN) );
-//        end
-//    endgenerate
-
-//    $sdff  #( 
-//            .WIDTH(WIDTH), 
-//            .CLK_POLARITY(CLK_POLARITY),
-//            .SRST_POLARITY(SRST_POLARITY), 
-//            .SRST_VALUE(SRST_VALUE)
-//            ) 
-//            flipflop(  
-//            .CLK(GCLK), 
-//            .SRST(SRST),
-//            .D(D), 
-//            .Q(Q)
-//            );
-//endmodule
+// todoo: add support for other $sdffe 
 
 //////////////////////////////////////////////////////////////////////////////////////
 //////////////////////////////////////////////////////////////////////////////////////