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foss-fpga-tools/yosys-symbiflow-plugins/dcdc1111af9c1710a6abb1cdfa5c0c3f20e2cd96^!/.
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dcdc1111af9c1710a6abb1cdfa5c0c3f20e2cd96
[log]
author
Maciej Kurc <mkurc@antmicro.com>
Fri Jun 18 16:42:33 2021 +0200
committer
Maciej Kurc <mkurc@antmicro.com>
Tue Jun 22 09:08:01 2021 +0200
tree
ef166b650c093f01e7647221dcdc462090883628
parent
414237576408a65461ea7ae0e45f0afd58adb63d [diff]
Added PP3 BRAM inference and initialization support

Signed-off-by: Maciej Kurc <mkurc@antmicro.com>

diff --git a/ql-qlf-plugin/Makefile b/ql-qlf-plugin/Makefile
index e1f3c84..a03bd71 100644
--- a/ql-qlf-plugin/Makefile
+++ b/ql-qlf-plugin/Makefile

@@ -8,7 +8,8 @@
 
 NAME = ql-qlf
 SOURCES = synth_quicklogic.cc \
-	  ql-dsp.cc
+   	      ql-dsp.cc \
+		  pp3_braminit.cc
 include ../Makefile_plugin.common
 
 COMMON		= common
@@ -33,9 +34,14 @@
 		  $(PP3_DIR)/pp3_cells_sim.v   \
 		  $(PP3_DIR)/pp3_ffs_map.v     \
 		  $(PP3_DIR)/pp3_latches_map.v \
-		  $(PP3_DIR)/pp3_lut_map.v
+		  $(PP3_DIR)/pp3_lut_map.v     \
+		  $(PP3_DIR)/pp3_lutdefs.txt   \
+		  $(PP3_DIR)/pp3_brams_map.v   \
+		  $(PP3_DIR)/pp3_brams.txt     \
+		  $(PP3_DIR)/pp3_bram_init_8_16.vh  \
+		  $(PP3_DIR)/pp3_bram_init_32.vh
 
-retrieve-pmgen:=$(shell mkdir pmgen && wget -nc -O pmgen/pmgen.py https://raw.githubusercontent.com/SymbiFlow/yosys/master%2Bwip/passes/pmgen/pmgen.py)
+retrieve-pmgen:=$(shell mkdir -p pmgen && wget -nc -O pmgen/pmgen.py https://raw.githubusercontent.com/SymbiFlow/yosys/master%2Bwip/passes/pmgen/pmgen.py)
 
 pre-build:=$(shell python3 pmgen/pmgen.py -o pmgen/ql-dsp-pm.h -p ql_dsp ql_dsp.pmg)
 

diff --git a/ql-qlf-plugin/pp3/pp3_bram_init_32.vh b/ql-qlf-plugin/pp3/pp3_bram_init_32.vh
new file mode 100644
index 0000000..dafaf25
--- /dev/null
+++ b/ql-qlf-plugin/pp3/pp3_bram_init_32.vh

@@ -0,0 +1,512 @@
+.INIT({1'b0, INIT[2047*8 +: 8], 1'b0, INIT[2046*8 +: 8], 1'b0, INIT[2043*8 +: 8], 1'b0, INIT[2042*8 +: 8], 
+          1'b0, INIT[2039*8 +: 8], 1'b0, INIT[2038*8 +: 8], 1'b0, INIT[2035*8 +: 8], 1'b0, INIT[2034*8 +: 8], 
+          1'b0, INIT[2031*8 +: 8], 1'b0, INIT[2030*8 +: 8], 1'b0, INIT[2027*8 +: 8], 1'b0, INIT[2026*8 +: 8], 
+          1'b0, INIT[2023*8 +: 8], 1'b0, INIT[2022*8 +: 8], 1'b0, INIT[2019*8 +: 8], 1'b0, INIT[2018*8 +: 8], 
+          1'b0, INIT[2015*8 +: 8], 1'b0, INIT[2014*8 +: 8], 1'b0, INIT[2011*8 +: 8], 1'b0, INIT[2010*8 +: 8], 
+          1'b0, INIT[2007*8 +: 8], 1'b0, INIT[2006*8 +: 8], 1'b0, INIT[2003*8 +: 8], 1'b0, INIT[2002*8 +: 8], 
+          1'b0, INIT[1999*8 +: 8], 1'b0, INIT[1998*8 +: 8], 1'b0, INIT[1995*8 +: 8], 1'b0, INIT[1994*8 +: 8], 
+          1'b0, INIT[1991*8 +: 8], 1'b0, INIT[1990*8 +: 8], 1'b0, INIT[1987*8 +: 8], 1'b0, INIT[1986*8 +: 8], 
+          1'b0, INIT[1983*8 +: 8], 1'b0, INIT[1982*8 +: 8], 1'b0, INIT[1979*8 +: 8], 1'b0, INIT[1978*8 +: 8], 
+          1'b0, INIT[1975*8 +: 8], 1'b0, INIT[1974*8 +: 8], 1'b0, INIT[1971*8 +: 8], 1'b0, INIT[1970*8 +: 8], 
+          1'b0, INIT[1967*8 +: 8], 1'b0, INIT[1966*8 +: 8], 1'b0, INIT[1963*8 +: 8], 1'b0, INIT[1962*8 +: 8], 
+          1'b0, INIT[1959*8 +: 8], 1'b0, INIT[1958*8 +: 8], 1'b0, INIT[1955*8 +: 8], 1'b0, INIT[1954*8 +: 8], 
+          1'b0, INIT[1951*8 +: 8], 1'b0, INIT[1950*8 +: 8], 1'b0, INIT[1947*8 +: 8], 1'b0, INIT[1946*8 +: 8], 
+          1'b0, INIT[1943*8 +: 8], 1'b0, INIT[1942*8 +: 8], 1'b0, INIT[1939*8 +: 8], 1'b0, INIT[1938*8 +: 8], 
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+          1'b0, INIT[1927*8 +: 8], 1'b0, INIT[1926*8 +: 8], 1'b0, INIT[1923*8 +: 8], 1'b0, INIT[1922*8 +: 8], 
+          1'b0, INIT[1919*8 +: 8], 1'b0, INIT[1918*8 +: 8], 1'b0, INIT[1915*8 +: 8], 1'b0, INIT[1914*8 +: 8], 
+          1'b0, INIT[1911*8 +: 8], 1'b0, INIT[1910*8 +: 8], 1'b0, INIT[1907*8 +: 8], 1'b0, INIT[1906*8 +: 8], 
+          1'b0, INIT[1903*8 +: 8], 1'b0, INIT[1902*8 +: 8], 1'b0, INIT[1899*8 +: 8], 1'b0, INIT[1898*8 +: 8], 
+          1'b0, INIT[1895*8 +: 8], 1'b0, INIT[1894*8 +: 8], 1'b0, INIT[1891*8 +: 8], 1'b0, INIT[1890*8 +: 8], 
+          1'b0, INIT[1887*8 +: 8], 1'b0, INIT[1886*8 +: 8], 1'b0, INIT[1883*8 +: 8], 1'b0, INIT[1882*8 +: 8], 
+          1'b0, INIT[1879*8 +: 8], 1'b0, INIT[1878*8 +: 8], 1'b0, INIT[1875*8 +: 8], 1'b0, INIT[1874*8 +: 8], 
+          1'b0, INIT[1871*8 +: 8], 1'b0, INIT[1870*8 +: 8], 1'b0, INIT[1867*8 +: 8], 1'b0, INIT[1866*8 +: 8], 
+          1'b0, INIT[1863*8 +: 8], 1'b0, INIT[1862*8 +: 8], 1'b0, INIT[1859*8 +: 8], 1'b0, INIT[1858*8 +: 8], 
+          1'b0, INIT[1855*8 +: 8], 1'b0, INIT[1854*8 +: 8], 1'b0, INIT[1851*8 +: 8], 1'b0, INIT[1850*8 +: 8], 
+          1'b0, INIT[1847*8 +: 8], 1'b0, INIT[1846*8 +: 8], 1'b0, INIT[1843*8 +: 8], 1'b0, INIT[1842*8 +: 8], 
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+          1'b0, INIT[1831*8 +: 8], 1'b0, INIT[1830*8 +: 8], 1'b0, INIT[1827*8 +: 8], 1'b0, INIT[1826*8 +: 8], 
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+          1'b0, INIT[ 183*8 +: 8], 1'b0, INIT[ 182*8 +: 8], 1'b0, INIT[ 181*8 +: 8], 1'b0, INIT[ 180*8 +: 8], 
+          1'b0, INIT[ 179*8 +: 8], 1'b0, INIT[ 178*8 +: 8], 1'b0, INIT[ 177*8 +: 8], 1'b0, INIT[ 176*8 +: 8], 
+          1'b0, INIT[ 175*8 +: 8], 1'b0, INIT[ 174*8 +: 8], 1'b0, INIT[ 173*8 +: 8], 1'b0, INIT[ 172*8 +: 8], 
+          1'b0, INIT[ 171*8 +: 8], 1'b0, INIT[ 170*8 +: 8], 1'b0, INIT[ 169*8 +: 8], 1'b0, INIT[ 168*8 +: 8], 
+          1'b0, INIT[ 167*8 +: 8], 1'b0, INIT[ 166*8 +: 8], 1'b0, INIT[ 165*8 +: 8], 1'b0, INIT[ 164*8 +: 8], 
+          1'b0, INIT[ 163*8 +: 8], 1'b0, INIT[ 162*8 +: 8], 1'b0, INIT[ 161*8 +: 8], 1'b0, INIT[ 160*8 +: 8], 
+          1'b0, INIT[ 159*8 +: 8], 1'b0, INIT[ 158*8 +: 8], 1'b0, INIT[ 157*8 +: 8], 1'b0, INIT[ 156*8 +: 8], 
+          1'b0, INIT[ 155*8 +: 8], 1'b0, INIT[ 154*8 +: 8], 1'b0, INIT[ 153*8 +: 8], 1'b0, INIT[ 152*8 +: 8], 
+          1'b0, INIT[ 151*8 +: 8], 1'b0, INIT[ 150*8 +: 8], 1'b0, INIT[ 149*8 +: 8], 1'b0, INIT[ 148*8 +: 8], 
+          1'b0, INIT[ 147*8 +: 8], 1'b0, INIT[ 146*8 +: 8], 1'b0, INIT[ 145*8 +: 8], 1'b0, INIT[ 144*8 +: 8], 
+          1'b0, INIT[ 143*8 +: 8], 1'b0, INIT[ 142*8 +: 8], 1'b0, INIT[ 141*8 +: 8], 1'b0, INIT[ 140*8 +: 8], 
+          1'b0, INIT[ 139*8 +: 8], 1'b0, INIT[ 138*8 +: 8], 1'b0, INIT[ 137*8 +: 8], 1'b0, INIT[ 136*8 +: 8], 
+          1'b0, INIT[ 135*8 +: 8], 1'b0, INIT[ 134*8 +: 8], 1'b0, INIT[ 133*8 +: 8], 1'b0, INIT[ 132*8 +: 8], 
+          1'b0, INIT[ 131*8 +: 8], 1'b0, INIT[ 130*8 +: 8], 1'b0, INIT[ 129*8 +: 8], 1'b0, INIT[ 128*8 +: 8], 
+          1'b0, INIT[ 127*8 +: 8], 1'b0, INIT[ 126*8 +: 8], 1'b0, INIT[ 125*8 +: 8], 1'b0, INIT[ 124*8 +: 8], 
+          1'b0, INIT[ 123*8 +: 8], 1'b0, INIT[ 122*8 +: 8], 1'b0, INIT[ 121*8 +: 8], 1'b0, INIT[ 120*8 +: 8], 
+          1'b0, INIT[ 119*8 +: 8], 1'b0, INIT[ 118*8 +: 8], 1'b0, INIT[ 117*8 +: 8], 1'b0, INIT[ 116*8 +: 8], 
+          1'b0, INIT[ 115*8 +: 8], 1'b0, INIT[ 114*8 +: 8], 1'b0, INIT[ 113*8 +: 8], 1'b0, INIT[ 112*8 +: 8], 
+          1'b0, INIT[ 111*8 +: 8], 1'b0, INIT[ 110*8 +: 8], 1'b0, INIT[ 109*8 +: 8], 1'b0, INIT[ 108*8 +: 8], 
+          1'b0, INIT[ 107*8 +: 8], 1'b0, INIT[ 106*8 +: 8], 1'b0, INIT[ 105*8 +: 8], 1'b0, INIT[ 104*8 +: 8], 
+          1'b0, INIT[ 103*8 +: 8], 1'b0, INIT[ 102*8 +: 8], 1'b0, INIT[ 101*8 +: 8], 1'b0, INIT[ 100*8 +: 8], 
+          1'b0, INIT[  99*8 +: 8], 1'b0, INIT[  98*8 +: 8], 1'b0, INIT[  97*8 +: 8], 1'b0, INIT[  96*8 +: 8], 
+          1'b0, INIT[  95*8 +: 8], 1'b0, INIT[  94*8 +: 8], 1'b0, INIT[  93*8 +: 8], 1'b0, INIT[  92*8 +: 8], 
+          1'b0, INIT[  91*8 +: 8], 1'b0, INIT[  90*8 +: 8], 1'b0, INIT[  89*8 +: 8], 1'b0, INIT[  88*8 +: 8], 
+          1'b0, INIT[  87*8 +: 8], 1'b0, INIT[  86*8 +: 8], 1'b0, INIT[  85*8 +: 8], 1'b0, INIT[  84*8 +: 8], 
+          1'b0, INIT[  83*8 +: 8], 1'b0, INIT[  82*8 +: 8], 1'b0, INIT[  81*8 +: 8], 1'b0, INIT[  80*8 +: 8], 
+          1'b0, INIT[  79*8 +: 8], 1'b0, INIT[  78*8 +: 8], 1'b0, INIT[  77*8 +: 8], 1'b0, INIT[  76*8 +: 8], 
+          1'b0, INIT[  75*8 +: 8], 1'b0, INIT[  74*8 +: 8], 1'b0, INIT[  73*8 +: 8], 1'b0, INIT[  72*8 +: 8], 
+          1'b0, INIT[  71*8 +: 8], 1'b0, INIT[  70*8 +: 8], 1'b0, INIT[  69*8 +: 8], 1'b0, INIT[  68*8 +: 8], 
+          1'b0, INIT[  67*8 +: 8], 1'b0, INIT[  66*8 +: 8], 1'b0, INIT[  65*8 +: 8], 1'b0, INIT[  64*8 +: 8], 
+          1'b0, INIT[  63*8 +: 8], 1'b0, INIT[  62*8 +: 8], 1'b0, INIT[  61*8 +: 8], 1'b0, INIT[  60*8 +: 8], 
+          1'b0, INIT[  59*8 +: 8], 1'b0, INIT[  58*8 +: 8], 1'b0, INIT[  57*8 +: 8], 1'b0, INIT[  56*8 +: 8], 
+          1'b0, INIT[  55*8 +: 8], 1'b0, INIT[  54*8 +: 8], 1'b0, INIT[  53*8 +: 8], 1'b0, INIT[  52*8 +: 8], 
+          1'b0, INIT[  51*8 +: 8], 1'b0, INIT[  50*8 +: 8], 1'b0, INIT[  49*8 +: 8], 1'b0, INIT[  48*8 +: 8], 
+          1'b0, INIT[  47*8 +: 8], 1'b0, INIT[  46*8 +: 8], 1'b0, INIT[  45*8 +: 8], 1'b0, INIT[  44*8 +: 8], 
+          1'b0, INIT[  43*8 +: 8], 1'b0, INIT[  42*8 +: 8], 1'b0, INIT[  41*8 +: 8], 1'b0, INIT[  40*8 +: 8], 
+          1'b0, INIT[  39*8 +: 8], 1'b0, INIT[  38*8 +: 8], 1'b0, INIT[  37*8 +: 8], 1'b0, INIT[  36*8 +: 8], 
+          1'b0, INIT[  35*8 +: 8], 1'b0, INIT[  34*8 +: 8], 1'b0, INIT[  33*8 +: 8], 1'b0, INIT[  32*8 +: 8], 
+          1'b0, INIT[  31*8 +: 8], 1'b0, INIT[  30*8 +: 8], 1'b0, INIT[  29*8 +: 8], 1'b0, INIT[  28*8 +: 8], 
+          1'b0, INIT[  27*8 +: 8], 1'b0, INIT[  26*8 +: 8], 1'b0, INIT[  25*8 +: 8], 1'b0, INIT[  24*8 +: 8], 
+          1'b0, INIT[  23*8 +: 8], 1'b0, INIT[  22*8 +: 8], 1'b0, INIT[  21*8 +: 8], 1'b0, INIT[  20*8 +: 8], 
+          1'b0, INIT[  19*8 +: 8], 1'b0, INIT[  18*8 +: 8], 1'b0, INIT[  17*8 +: 8], 1'b0, INIT[  16*8 +: 8], 
+          1'b0, INIT[  15*8 +: 8], 1'b0, INIT[  14*8 +: 8], 1'b0, INIT[  13*8 +: 8], 1'b0, INIT[  12*8 +: 8], 
+          1'b0, INIT[  11*8 +: 8], 1'b0, INIT[  10*8 +: 8], 1'b0, INIT[   9*8 +: 8], 1'b0, INIT[   8*8 +: 8], 
+          1'b0, INIT[   7*8 +: 8], 1'b0, INIT[   6*8 +: 8], 1'b0, INIT[   5*8 +: 8], 1'b0, INIT[   4*8 +: 8], 
+          1'b0, INIT[   3*8 +: 8], 1'b0, INIT[   2*8 +: 8], 1'b0, INIT[   1*8 +: 8], 1'b0, INIT[   0*8 +: 8]}),

diff --git a/ql-qlf-plugin/pp3/pp3_brams.txt b/ql-qlf-plugin/pp3/pp3_brams.txt
new file mode 100644
index 0000000..3917bf6
--- /dev/null
+++ b/ql-qlf-plugin/pp3/pp3_brams.txt

@@ -0,0 +1,54 @@
+# PP3 block RAM rules.
+
+bram $__QUICKLOGIC_RAMB16K
+  init 1
+  abits  9     @a9d32
+  dbits 32     @a9d32
+  abits 10     @a10d16
+  dbits 16     @a10d16
+  abits 11     @a11d8
+  dbits  8     @a11d8
+  groups 2
+  ports  1 1
+  wrmode 0 1
+  enable 1 4   @a9d32
+  enable 1 2   @a10d16
+  enable 1 1   @a11d8
+  transp 0 0
+  clocks 2 3
+  clkpol 2 3
+endbram
+
+bram $__QUICKLOGIC_RAMB8K
+  init 1
+  abits  9     @a9d16
+  dbits 16     @a9d16
+  abits 10     @a10d8
+  dbits  8     @a10d8
+  groups 2
+  ports  1 1
+  wrmode 0 1
+  enable 1 2   @a9d16
+  enable 1 1   @a10d8
+  transp 0 0
+  clocks 2 3
+  clkpol 2 3
+endbram
+
+match $__QUICKLOGIC_RAMB16K
+#  attribute ram_style=block ram_block
+  min bits 128
+  min efficiency 2
+#  shuffle_enable B
+  make_transp
+  or_next_if_better
+endmatch
+
+match $__QUICKLOGIC_RAMB8K
+#  attribute ram_style=block ram_block
+  min bits 128
+  min efficiency 2
+#  shuffle_enable B
+  make_transp
+endmatch
+

diff --git a/ql-qlf-plugin/pp3/pp3_brams_map.v b/ql-qlf-plugin/pp3/pp3_brams_map.v
new file mode 100644
index 0000000..60422e1
--- /dev/null
+++ b/ql-qlf-plugin/pp3/pp3_brams_map.v

@@ -0,0 +1,1253 @@
+module \$__QUICKLOGIC_RAMB16K (CLK2, CLK3, A1ADDR, A1DATA, A1EN, B1ADDR, B1DATA, B1EN);
+	parameter CFG_ABITS = 9;
+	parameter CFG_DBITS = 36;
+	parameter CFG_ENABLE_B = 4;
+
+	parameter CLKPOL2 = 1;
+	parameter CLKPOL3 = 1;
+	parameter [16383:0] INIT = 16384'bx;
+
+	input CLK2;
+	input CLK3;
+
+	input [CFG_ABITS-1:0] A1ADDR;
+	output [CFG_DBITS-1:0] A1DATA;
+	input A1EN;
+
+	input [CFG_ABITS-1:0] B1ADDR;
+	input [CFG_DBITS-1:0] B1DATA;
+	input [CFG_ENABLE_B-1:0] B1EN;
+	
+	assign VCC = 1'b1;
+	assign GND = 1'b0;
+  
+	wire [3:0] DIP, DOP;
+	wire [31:0] DI, DO;
+
+	wire [31:0] DOB;
+	wire [3:0] DOPB;
+
+	wire[1:0] WS1_0;
+	wire[1:0] WS1_1;
+	wire[1:0] WS2_0;
+	wire[1:0] WS2_1;
+  
+  	wire[4:0] wen_reg;
+
+	assign wen_reg[4:CFG_ENABLE_B]=0;
+	assign wen_reg[CFG_ENABLE_B-1:0]=B1EN;
+	
+	assign A1DATA = DO;
+	assign DI = B1DATA;
+
+    	if(CFG_DBITS <=8)
+	begin
+             assign WS1_0 = 2'b00;
+             assign WS2_0 = 2'b00;
+	end
+    	else if(CFG_DBITS >8 && CFG_DBITS <=16)
+	begin
+             assign WS1_0 = 2'b01;
+             assign WS2_0 = 2'b01;
+	end
+    	else if(CFG_DBITS > 16)
+	begin
+             assign WS1_0 = 2'b10;
+             assign WS2_0 = 2'b10;
+	end
+
+	generate if (CFG_DBITS <= 16) begin
+       	ram8k_2x1_cell_macro #(
+		 `include "pp3_bram_init_32.vh"
+		) _TECHMAP_REPLACE_ (			
+		   .A1_0(B1ADDR) ,
+		   .A1_1(GND),
+		   .A2_0(A1ADDR),
+		   .A2_1(GND),
+		   .ASYNC_FLUSH_0(GND), 
+		   .ASYNC_FLUSH_1(GND), 
+		   .ASYNC_FLUSH_S0(GND),
+		   .ASYNC_FLUSH_S1(GND),
+		   .CLK1_0(CLK2),
+		   .CLK1_1(CLK2),
+		   .CLK1S_0(!CLKPOL2),
+		   .CLK1S_1(!CLKPOL2),
+		   .CLK1EN_0(VCC),
+		   .CLK1EN_1(VCC),
+		   .CLK2_0(CLK3),
+		   .CLK2_1(CLK3),
+		   .CLK2S_0(!CLKPOL3),
+		   .CLK2S_1(!CLKPOL3),
+		   .CLK2EN_0(A1EN),
+		   .CLK2EN_1(A1EN),
+		   .CONCAT_EN_0(VCC),
+		   .CONCAT_EN_1(GND),
+		   .CS1_0(VCC),
+		   .CS1_1(GND),
+		   .CS2_0(VCC),
+		   .CS2_1(GND),
+		   .DIR_0(GND),
+		   .DIR_1(GND),
+		   .FIFO_EN_0(GND),
+		   .FIFO_EN_1(GND),
+		   .P1_0(GND), 
+		   .P1_1(GND), 
+		   .P2_0(GND), 
+		   .P2_1(GND), 
+		   .PIPELINE_RD_0(GND),
+		   .PIPELINE_RD_1(GND),
+		   .SYNC_FIFO_0(GND),
+		   .SYNC_FIFO_1(GND),
+		   .WD_1(GND),
+		   .WD_0({GND, DI[15: 8], GND, DI[ 7: 0]}),
+		   .WIDTH_SELECT1_0(WS1_0),
+		   .WIDTH_SELECT1_1(GND),
+		   .WIDTH_SELECT2_0(WS2_0),
+		   .WIDTH_SELECT2_1(GND),
+                   .WEN1_0(wen_reg[1:0]), 
+		   .WEN1_1(wen_reg[3:2]),
+		   .Almost_Empty_0(),
+		   .Almost_Empty_1(),
+		   .Almost_Full_0(),
+		   .Almost_Full_1(),
+		   .POP_FLAG_0(),
+		   .POP_FLAG_1(),
+		   .PUSH_FLAG_0(),
+		   .PUSH_FLAG_1(),
+		   .RD_0({DOP[1], DO[15: 8], DOP[0], DO[ 7: 0]}),
+		   .RD_1(),
+		   .TEST1A(GND),
+		   .TEST1B(GND),
+		   .RMA(4'd0),
+		   .RMB(4'd0),
+		   .RMEA(GND),
+		   .RMEB(GND)
+		   );
+         end else  if (CFG_DBITS <= 32) begin
+       	 ram8k_2x1_cell_macro #(
+		  `include "pp3_bram_init_32.vh"
+		   ) _TECHMAP_REPLACE_ (			
+		   .A1_0(B1ADDR) ,
+		   .A1_1(GND),
+		   .A2_0(A1ADDR),
+		   .A2_1(GND),
+		   .ASYNC_FLUSH_0(GND), 
+		   .ASYNC_FLUSH_1(GND), 
+		   .ASYNC_FLUSH_S0(GND),
+		   .ASYNC_FLUSH_S1(GND),
+		   .CLK1_0(CLK2),
+		   .CLK1_1(CLK2),
+		   .CLK1S_0(!CLKPOL2),
+		   .CLK1S_1(!CLKPOL2),
+		   .CLK1EN_0(VCC),
+		   .CLK1EN_1(VCC),
+		   .CLK2_0(CLK3),
+		   .CLK2_1(CLK3),
+		   .CLK2S_0(!CLKPOL3),
+		   .CLK2S_1(!CLKPOL3),
+		   .CLK2EN_0(A1EN),
+		   .CLK2EN_1(A1EN),
+		   .CONCAT_EN_0(VCC),
+		   .CONCAT_EN_1(GND),
+		   .CS1_0(VCC),
+		   .CS1_1(GND),
+		   .CS2_0(VCC),
+		   .CS2_1(GND),
+		   .DIR_0(GND),
+		   .DIR_1(GND),
+		   .FIFO_EN_0(GND),
+		   .FIFO_EN_1(GND),
+		   .P1_0(GND), 
+		   .P1_1(GND), 
+		   .P2_0(GND), 
+		   .P2_1(GND), 
+		   .PIPELINE_RD_0(GND),
+		   .PIPELINE_RD_1(GND),
+		   .SYNC_FIFO_0(GND),
+		   .SYNC_FIFO_1(GND),
+		   .WD_1({GND, DI[31:24], GND, DI[23:16]}),
+		   .WD_0({GND, DI[15: 8], GND, DI[ 7: 0]}),
+		   .WIDTH_SELECT1_0(WS1_0),
+		   .WIDTH_SELECT1_1(GND),
+		   .WIDTH_SELECT2_0(WS2_0),
+		   .WIDTH_SELECT2_1(GND),
+                   .WEN1_0(wen_reg[1:0]), 
+		   .WEN1_1(wen_reg[3:2]),
+		   .Almost_Empty_0(),
+		   .Almost_Empty_1(),
+		   .Almost_Full_0(),
+		   .Almost_Full_1(),
+		   .POP_FLAG_0(),
+		   .POP_FLAG_1(),
+		   .PUSH_FLAG_0(),
+		   .PUSH_FLAG_1(),
+		   .RD_0({DOP[1], DO[15: 8], DOP[0], DO[ 7: 0]}),
+		   .RD_1({DOP[3], DO[31:24], DOP[2], DO[23:16]}),
+		   .TEST1A(GND),
+		   .TEST1B(GND),
+		   .RMA(4'd0),
+		   .RMB(4'd0),
+		   .RMEA(GND),
+		   .RMEB(GND)
+		   );
+         end else begin
+                wire TECHMAP_FAIL = 1'b1;
+        end endgenerate  
+endmodule
+
+// ------------------------------------------------------------------------
+
+module \$__QUICKLOGIC_RAMB8K (CLK2, CLK3, A1ADDR, A1DATA, A1EN, B1ADDR, B1DATA, B1EN);
+	parameter CFG_ABITS = 9;
+	parameter CFG_DBITS = 18;
+	parameter CFG_ENABLE_B = 2;
+
+	parameter CLKPOL2 = 1;
+	parameter CLKPOL3 = 1;
+	parameter [8191:0] INIT = 8192'bx;
+
+	input CLK2;
+	input CLK3;
+
+	input [CFG_ABITS-1:0] A1ADDR;
+	output [CFG_DBITS-1:0] A1DATA;
+	input A1EN;
+
+	input [CFG_ABITS-1:0] B1ADDR;
+	input [CFG_DBITS-1:0] B1DATA;
+	input [CFG_ENABLE_B-1:0] B1EN;
+
+	wire [10:0] A1ADDR_11;
+	wire [10:0] B1ADDR_11;
+
+	wire [1:0] DIP, DOP;
+	wire [15:0] DI, DO;
+
+	wire [15:0] DOBDO;
+	wire [1:0] DOPBDOP;
+	
+	wire[1:0] WS1_0;
+	wire[1:0] WS1_1;
+	wire[1:0] WS2_0;
+	wire[1:0] WS2_1;
+  
+        wire[2:0] wen_reg;
+
+        assign wen_reg[2:CFG_ENABLE_B]=0;
+        assign wen_reg[CFG_ENABLE_B-1:0]=B1EN;
+
+	assign GND = 1'b0;
+	assign VCC = 1'b1;
+
+	assign A1DATA = DO;
+	assign DI = B1DATA;
+
+        if(CFG_ABITS == 11)
+        begin
+             assign A1ADDR_11[CFG_ABITS-1:0]=A1ADDR;
+             assign B1ADDR_11[CFG_ABITS-1:0]=B1ADDR;
+        end
+	else
+        begin
+	     assign A1ADDR_11[10:CFG_ABITS]=0;
+             assign A1ADDR_11[CFG_ABITS-1:0]=A1ADDR;
+	     assign B1ADDR_11[10:CFG_ABITS]=0;
+             assign B1ADDR_11[CFG_ABITS-1:0]=B1ADDR;
+        end
+
+        if(CFG_DBITS <=9)
+	begin
+             assign WS1_0 = 2'b00;
+             assign WS2_0 = 2'b00;
+	end
+    	else if(CFG_DBITS >9 && CFG_DBITS <=18)
+	begin
+             assign WS1_0 = 2'b01;
+             assign WS2_0 = 2'b01;
+	end
+    	else if(CFG_DBITS > 18)
+	begin
+             assign WS1_0 = 2'b10;
+             assign WS2_0 = 2'b10;
+	end
+
+	ram8k_2x1_cell_macro #(
+            `include "pp3_bram_init_8_16.vh"
+        ) _TECHMAP_REPLACE_ (			
+		   .A1_0(B1ADDR_11) ,
+		   .A1_1(GND),
+		   .A2_0(A1ADDR_11),
+		   .A2_1(GND),
+		   .ASYNC_FLUSH_0(GND),
+		   .ASYNC_FLUSH_1(GND), 
+		   .ASYNC_FLUSH_S0(GND),
+		   .ASYNC_FLUSH_S1(GND),
+		   .CLK1_0(CLK2),
+		   .CLK1_1(GND),
+		   .CLK1S_0(!CLKPOL2),
+		   .CLK1S_1(GND),
+		   .CLK1EN_0(VCC),
+		   .CLK1EN_1(VCC),
+		   .CLK2_0(CLK3),
+		   .CLK2_1(GND),
+		   .CLK2S_0(!CLKPOL3),
+		   .CLK2S_1(GND),
+		   .CLK2EN_0(A1EN),
+		   .CLK2EN_1(GND),
+		   .CONCAT_EN_0(GND),
+		   .CONCAT_EN_1(GND),
+		   .CS1_0(VCC),
+		   .CS1_1(GND),
+		   .CS2_0(VCC),
+		   .CS2_1(GND),
+		   .DIR_0(GND),
+		   .DIR_1(GND),
+		   .FIFO_EN_0(GND),
+		   .FIFO_EN_1(GND),
+		   .P1_0(GND), 
+		   .P1_1(GND), 
+		   .P2_0(GND), 
+		   .P2_1(GND), 
+		   .PIPELINE_RD_0(GND),
+		   .PIPELINE_RD_1(GND),
+		   .SYNC_FIFO_0(GND),
+		   .SYNC_FIFO_1(GND),
+		   .WD_1(GND),
+		   .WD_0({GND, DI[15: 8], GND, DI[ 7: 0]}),
+		   .WIDTH_SELECT1_0(WS1_0),
+		   .WIDTH_SELECT1_1(GND),
+		   .WIDTH_SELECT2_0(WS2_0),
+		   .WIDTH_SELECT2_1(GND),
+		   .WEN1_0(wen_reg[1:0]),
+		   .WEN1_1(GND),
+		   .Almost_Empty_0(),
+		   .Almost_Empty_1(),
+		   .Almost_Full_0(),
+		   .Almost_Full_1(),
+		   .POP_FLAG_0(),
+		   .POP_FLAG_1(),
+		   .PUSH_FLAG_0(),
+		   .PUSH_FLAG_1(),
+		   .RD_0({DOP[1], DO[15: 8], DOP[0], DO[ 7: 0]}),
+		   .RD_1(),
+		   .TEST1A(GND),
+		   .TEST1B(GND),
+		   .RMA(4'd0),
+		   .RMB(4'd0),
+		   .RMEA(GND),
+		   .RMEB(GND)
+		   );
+endmodule
+
+module RAM_8K_BLK ( WA,RA,WD,WClk,RClk,WClk_En,RClk_En,WEN,RD);
+
+parameter addr_int 	= 9,
+          data_depth_int = 512,
+          data_width_int = 18,
+          wr_enable_int 	= 2,
+          reg_rd_int 	= 0;
+			
+parameter [8191:0] INIT = 8192'bx;
+parameter INIT_FILE="init.mem";	
+			
+input [addr_int-1:0] WA;
+input [addr_int-1:0] RA;
+input WClk,RClk;
+input WClk_En,RClk_En;
+input [wr_enable_int-1:0] WEN;
+input [data_width_int-1:0] WD;
+output [data_width_int-1:0] RD;
+
+wire VCC,GND;
+wire WClk0_Sel,RClk0_Sel;
+wire WClk1_Sel,RClk1_Sel;
+
+wire reg_rd0;
+wire reg_rd1;
+wire [10:0] addr_wr0,addr_rd0,addr_wr1,addr_rd1;
+
+wire [17:0] in_reg0;
+
+wire [2:0] wen_reg0;
+
+wire [15:0] out_reg0;
+
+wire [1:0] out_par0;
+
+wire [1:0] WS1_0,WS2_0; 
+wire [1:0] WS_GND;
+
+wire LS,DS,SD,LS_RB1,DS_RB1,SD_RB1;
+
+wire WD0_SEL,RD0_SEL;
+wire WD1_SEL,RD1_SEL;
+
+assign VCC = 1'b1;
+assign GND = 1'b0;
+
+assign WD0_SEL = 1'b1;
+assign RD0_SEL = 1'b1;
+assign WD1_SEL = 1'b0;
+assign RD1_SEL = 1'b0;
+
+assign WClk0_Sel = 1'b0;
+assign RClk0_Sel = 1'b0;
+
+assign WClk1_Sel = 1'b0;
+assign RClk1_Sel = 1'b0;
+
+assign LS = 1'b0;
+assign DS = 1'b0;
+assign SD = 1'b0;
+assign LS_RB1 = 1'b0;
+assign DS_RB1 = 1'b0;
+assign SD_RB1 = 1'b0;
+
+assign reg_rd0 =reg_rd_int;
+assign WS_GND = 2'b00;
+
+assign reg_rd1 =1'b0;
+
+assign wen_reg0[2:wr_enable_int]=0;
+assign wen_reg0[wr_enable_int-1:0]=WEN;
+
+assign addr_wr1=11'b0000000000;
+assign addr_rd1=11'b0000000000;
+
+generate
+
+	if(addr_int == 11)
+	begin
+	     assign addr_wr0[10:0]=WA;
+	     assign addr_rd0[10:0]=RA;
+	end
+	else
+	begin
+	     assign addr_wr0[10:addr_int]=0;
+	     assign addr_wr0[addr_int-1:0]=WA;
+	     assign addr_rd0[10:addr_int]=0;
+	     assign addr_rd0[addr_int-1:0]=RA;
+	end
+
+  	if (data_width_int == 16) 
+	begin
+    	     assign in_reg0[data_width_int-1:0] =WD[data_width_int-1:0]; 
+        end  
+        else if (data_width_int > 8 && data_width_int < 16)
+        begin
+	     assign in_reg0[15:data_width_int] =0;
+             assign in_reg0[data_width_int-1:0] =WD[data_width_int-1:0]; 
+        end
+  	else if (data_width_int <= 8) 
+	begin
+	     assign in_reg0[15:data_width_int] =0;
+             assign in_reg0[data_width_int-1:0] =WD[data_width_int-1:0]; 
+        end
+
+	if(data_width_int <=8)
+        begin
+	     assign WS1_0 = 2'b00;
+	     assign WS2_0 = 2'b00;
+    	end
+	else if(data_width_int >8 && data_width_int <=16)
+  	begin
+	     assign WS1_0 = 2'b01;
+	     assign WS2_0 = 2'b01;
+        end
+	else if(data_width_int > 16)
+  	begin
+	     assign WS1_0 = 2'b10;
+	     assign WS2_0 = 2'b10;
+        end
+
+endgenerate
+
+	ram8k_2x1_cell_macro # (
+                       `include "pp3_bram_init_8_16.vh"
+                         )
+    	_TECHMAP_REPLACE_ (
+                       .A1_0(addr_wr0) , 
+                       .A1_1(addr_wr1), 
+                       .A2_0(addr_rd0), 
+                       .A2_1(addr_rd1), 
+                       .ASYNC_FLUSH_0(GND), 
+                       .ASYNC_FLUSH_1(GND), 
+                       .ASYNC_FLUSH_S0(GND),
+                       .ASYNC_FLUSH_S1(GND),
+                       .CLK1_0(WClk), 
+                       .CLK1_1(GND), 
+                       .CLK1S_0(WClk0_Sel), 
+                       .CLK1S_1(WClk1_Sel),
+                       .CLK1EN_0(WClk_En), 
+                       .CLK1EN_1(GND), 
+                       .CLK2_0(RClk),
+                       .CLK2_1(GND), 
+                       .CLK2S_0(RClk0_Sel),
+                       .CLK2S_1(RClk1_Sel), 
+                       .CLK2EN_0(RClk_En), 
+                       .CLK2EN_1(GND), 
+                       .CONCAT_EN_0(GND),
+                       .CONCAT_EN_1(GND), 
+                       .CS1_0(WD0_SEL), 
+                       .CS1_1(WD1_SEL), 
+                       .CS2_0(RD0_SEL), 
+                       .CS2_1(RD1_SEL), 
+                       .DIR_0(GND),
+                       .DIR_1(GND), 
+                       .FIFO_EN_0(GND), 
+                       .FIFO_EN_1(GND), 
+                       .P1_0(GND), 
+                       .P1_1(GND), 
+                       .P2_0(GND), 
+                       .P2_1(GND), 
+                       .PIPELINE_RD_0(reg_rd0), 
+                       .PIPELINE_RD_1(reg_rd1), 
+                       .SYNC_FIFO_0(GND),
+                       .SYNC_FIFO_1(GND), 
+                       .WD_1({18{GND}}), 
+                       .WD_0({1'b0,in_reg0[15:8],1'b0,in_reg0[7:0]}), 
+                       .WIDTH_SELECT1_0(WS1_0), 
+                       .WIDTH_SELECT1_1(WS_GND), 
+                       .WIDTH_SELECT2_0(WS2_0),
+                       .WIDTH_SELECT2_1(WS_GND), 
+                       .WEN1_0(wen_reg0[1:0]), 
+                       .WEN1_1({2{GND}}), 
+                       .Almost_Empty_0(),
+                       .Almost_Empty_1(), 
+                       .Almost_Full_0(), 
+                       .Almost_Full_1(),
+                       .POP_FLAG_0(), 
+                       .POP_FLAG_1(), 
+                       .PUSH_FLAG_0(), 
+                       .PUSH_FLAG_1(),
+                       .RD_0({out_par0[1],out_reg0[15:8],out_par0[0],out_reg0[7:0]}), 
+                       .RD_1(),
+                       .SD(SD),
+                       .SD_RB1(SD_RB1),
+                       .LS(LS),
+                       .LS_RB1(LS_RB1),
+                       .DS(DS),
+                       .DS_RB1(DS_RB1),
+                       .TEST1A(GND),
+                       .TEST1B(GND),
+                       .RMA(4'd0),
+                       .RMB(4'd0),
+                       .RMEA(GND),
+		       .RMEB(GND)
+	                );
+						
+         assign RD[data_width_int-1 :0]= out_reg0[data_width_int-1 :0];
+
+endmodule
+
+
+module RAM_16K_BLK ( WA,RA,WD,WClk,RClk,WClk_En,RClk_En,WEN,RD);
+
+parameter addr_int       = 9,
+          data_depth_int = 512,
+	  data_width_int = 36,
+          wr_enable_int  = 4,
+	  reg_rd_int 	 = 0;
+
+parameter [16383:0] INIT = 16384'bx;
+parameter INIT_FILE="init.mem";	
+			
+input [addr_int-1:0] WA;
+input [addr_int-1:0] RA;
+input WClk,RClk;
+input WClk_En,RClk_En;
+input [wr_enable_int-1:0] WEN;
+input [data_width_int-1:0] WD;
+output [data_width_int-1:0] RD;
+
+wire VCC,GND;
+
+wire WClk0_Sel,RClk0_Sel;
+wire WClk1_Sel,RClk1_Sel;
+
+wire reg_rd0;
+wire reg_rd1;
+wire [10:0] addr_wr0,addr_rd0,addr_wr1,addr_rd1;
+
+wire [31:0] in_reg0;
+
+wire [4:0] wen_reg0;
+
+wire [31:0] out_reg0;
+
+wire [3:0] out_par0;
+
+wire [1:0] WS1_0,WS2_0; 
+wire [1:0] WS_GND;
+
+wire LS,DS,SD,LS_RB1,DS_RB1,SD_RB1;
+
+wire WD0_SEL,RD0_SEL;
+wire WD1_SEL,RD1_SEL;
+
+assign VCC = 1'b1;
+assign GND = 1'b0;
+
+assign WD0_SEL = 1'b1;
+assign RD0_SEL = 1'b1;
+assign WD1_SEL = 1'b1;
+assign RD1_SEL = 1'b1;
+
+assign WClk0_Sel = 1'b0;
+assign RClk0_Sel = 1'b0;
+
+assign WClk1_Sel = 1'b0;
+assign RClk1_Sel = 1'b0;
+
+assign LS = 1'b0;
+assign DS = 1'b0;
+assign SD = 1'b0;
+assign LS_RB1 = 1'b0;
+assign DS_RB1 = 1'b0;
+assign SD_RB1 = 1'b0;
+
+assign reg_rd0 =reg_rd_int;
+assign WS_GND = 2'b00;
+
+assign reg_rd1 = 1'b0;
+
+assign wen_reg0[4:wr_enable_int]=0;
+assign wen_reg0[wr_enable_int-1:0]=WEN;
+
+assign addr_wr1=11'b0000000000;
+assign addr_rd1=11'b0000000000;
+
+generate
+
+	if(addr_int == 11)
+	begin
+	     assign addr_wr0[10:0]=WA;
+	     assign addr_rd0[10:0]=RA;
+	end
+	else
+	begin
+	     assign addr_wr0[10:addr_int]=0;
+	     assign addr_wr0[addr_int-1:0]=WA;
+	     assign addr_rd0[10:addr_int]=0;
+	     assign addr_rd0[addr_int-1:0]=RA;
+	end
+	
+  	if (data_width_int == 32) 
+	begin
+    	     assign in_reg0[data_width_int-1:0] =WD[data_width_int-1:0]; 
+  	end  
+  	else if (data_width_int > 8 && data_width_int < 32)
+  	begin
+	     assign in_reg0[31:data_width_int] =0;
+             assign in_reg0[data_width_int-1:0] =WD[data_width_int-1:0]; 
+  	end
+  	else if (data_width_int <= 8) 
+	begin
+	     assign in_reg0[31:data_width_int] =0;
+    	     assign in_reg0[data_width_int-1:0] =WD[data_width_int-1:0]; 
+   	end
+
+	if(data_width_int <=8)
+  	begin
+	     assign WS1_0 = 2'b00;
+	     assign WS2_0 = 2'b00;
+  	end
+	else if(data_width_int >8 && data_width_int <=16)
+  	begin
+	     assign WS1_0 = 2'b01;
+	     assign WS2_0 = 2'b01;
+  	end
+	else if(data_width_int > 16)
+  	begin
+	     assign WS1_0 = 2'b10;
+	     assign WS2_0 = 2'b10;
+  	end
+
+	if (data_width_int <=16)  begin
+
+    	    ram8k_2x1_cell_macro # (
+                        `include "pp3_bram_init_32.vh"
+                            )
+			_TECHMAP_REPLACE_ (
+                        .A1_0(addr_wr0) , 
+                        .A1_1(addr_wr1), 
+                        .A2_0(addr_rd0), 
+                        .A2_1(addr_rd1), 
+                        .ASYNC_FLUSH_0(GND), 
+                        .ASYNC_FLUSH_1(GND),
+                        .ASYNC_FLUSH_S0(GND),
+                        .ASYNC_FLUSH_S1(GND),
+                        .CLK1_0(WClk), 
+                        .CLK1_1(WClk),
+                        .CLK1S_0(WClk0_Sel),
+                        .CLK1S_1(WClk0_Sel), 
+                        .CLK1EN_0(WClk_En), 
+                        .CLK1EN_1(WClk_En), 
+                        .CLK2_0(RClk),
+                        .CLK2_1(RClk),
+                        .CLK2S_0(RClk0_Sel),
+                        .CLK2S_1(RClk0_Sel), 
+                        .CLK2EN_0(RClk_En), 
+                        .CLK2EN_1(RClk_En), 
+                        .CONCAT_EN_0(VCC),
+                        .CONCAT_EN_1(GND), 
+                        .CS1_0(WD0_SEL), 
+                        .CS1_1(GND), 
+                        .CS2_0(RD0_SEL), 
+                        .CS2_1(GND), 
+                        .DIR_0(GND),
+                        .DIR_1(GND), 
+                        .FIFO_EN_0(GND), 
+                        .FIFO_EN_1(GND), 
+                        .P1_0(GND), 
+                        .P1_1(GND), 
+                        .P2_0(GND),
+                        .P2_1(GND), 
+                        .PIPELINE_RD_0(reg_rd0), 
+                        .PIPELINE_RD_1(GND), 
+                        .SYNC_FIFO_0(GND),
+                        .SYNC_FIFO_1(GND), 
+                        .WD_1({18{GND}}), 
+                        .WD_0({1'b0,in_reg0[15:8],1'b0,in_reg0[7:0]}), 
+			.WIDTH_SELECT1_0(WS1_0), 
+			.WIDTH_SELECT1_1(WS_GND), 
+			.WIDTH_SELECT2_0(WS2_0),
+			.WIDTH_SELECT2_1(WS_GND), 
+			.WEN1_0(wen_reg0[1:0]), 
+			.WEN1_1(wen_reg0[3:2]), 
+			.Almost_Empty_0(),
+			.Almost_Empty_1(), 
+			.Almost_Full_0(), 
+			.Almost_Full_1(),
+			.POP_FLAG_0(), 
+			.POP_FLAG_1(), 
+			.PUSH_FLAG_0(), 
+			.PUSH_FLAG_1(),
+			.RD_0({out_par0[1],out_reg0[15:8],out_par0[0],out_reg0[7:0]}), 
+			.RD_1(),
+			.SD(SD),
+			.SD_RB1(SD_RB1),
+			.LS(LS),
+			.LS_RB1(LS_RB1),
+			.DS(DS),
+			.DS_RB1(DS_RB1),
+			.TEST1A(GND),
+			.TEST1B(GND),
+			.RMA(4'd0),
+			.RMB(4'd0),
+			.RMEA(GND),
+			.RMEB(GND)
+			);	
+  	end
+	else if (data_width_int > 16)  begin
+
+    	     ram8k_2x1_cell_macro # (
+                        `include "pp3_bram_init_32.vh"
+                           )
+			_TECHMAP_REPLACE_ (
+                        .A1_0(addr_wr0) , 
+                        .A1_1(addr_wr1), 
+                        .A2_0(addr_rd0), 
+                        .A2_1(addr_rd1), 
+                        .ASYNC_FLUSH_0(GND), 
+                        .ASYNC_FLUSH_1(GND),
+                        .ASYNC_FLUSH_S0(GND),
+                        .ASYNC_FLUSH_S1(GND),
+                        .CLK1_0(WClk), 
+                        .CLK1_1(WClk),
+                        .CLK1S_0(WClk0_Sel),
+                        .CLK1S_1(WClk0_Sel), 
+                        .CLK1EN_0(WClk_En), 
+                        .CLK1EN_1(WClk_En), 
+                        .CLK2_0(RClk),
+                        .CLK2_1(RClk),
+                        .CLK2S_0(RClk0_Sel),
+                        .CLK2S_1(RClk0_Sel), 
+                        .CLK2EN_0(RClk_En), 
+                        .CLK2EN_1(RClk_En), 
+                        .CONCAT_EN_0(VCC),
+                        .CONCAT_EN_1(GND), 
+                        .CS1_0(WD0_SEL), 
+                        .CS1_1(GND), 
+                        .CS2_0(RD0_SEL), 
+                        .CS2_1(GND), 
+                        .DIR_0(GND),
+                        .DIR_1(GND), 
+                        .FIFO_EN_0(GND), 
+                        .FIFO_EN_1(GND), 
+                        .P1_0(GND), 
+                        .P1_1(GND), 
+                        .P2_0(GND),
+                        .P2_1(GND), 
+                        .PIPELINE_RD_0(reg_rd0), 
+                        .PIPELINE_RD_1(GND), 
+                        .SYNC_FIFO_0(GND),
+                        .SYNC_FIFO_1(GND), 
+                        .WD_1({1'b0,in_reg0[31:24],1'b0,in_reg0[23:16]}), 
+                        .WD_0({1'b0,in_reg0[15:8],1'b0,in_reg0[7:0]}), 
+                        .WIDTH_SELECT1_0(WS1_0), 
+                        .WIDTH_SELECT1_1(WS_GND), 
+                        .WIDTH_SELECT2_0(WS2_0),
+                        .WIDTH_SELECT2_1(WS_GND), 
+                        .WEN1_0(wen_reg0[1:0]), 
+                        .WEN1_1(wen_reg0[3:2]), 
+                        .Almost_Empty_0(),
+                        .Almost_Empty_1(), 
+                        .Almost_Full_0(), 
+                        .Almost_Full_1(),
+                        .POP_FLAG_0(), 
+                        .POP_FLAG_1(), 
+                        .PUSH_FLAG_0(), 
+                        .PUSH_FLAG_1(),
+                        .RD_0({out_par0[1],out_reg0[15:8],out_par0[0],out_reg0[7:0]}), 
+                        .RD_1({out_par0[3],out_reg0[31:24],out_par0[2],out_reg0[23:16]}),
+                        .SD(SD),
+                        .SD_RB1(SD_RB1),
+                        .LS(LS),
+                        .LS_RB1(LS_RB1),
+                        .DS(DS),
+                        .DS_RB1(DS_RB1),
+                        .TEST1A(GND),
+                        .TEST1B(GND),
+                        .RMA(4'd0),
+                        .RMB(4'd0),
+                        .RMEA(GND),
+                        .RMEB(GND)
+                        );	
+  	end
+  	else 
+  	begin
+    	     wire TECHMAP_FAIL = 1'b1;
+  	end
+						
+endgenerate	
+
+	assign RD[data_width_int-1 :0]= out_reg0[data_width_int-1 :0];
+
+endmodule
+
+
+module FIFO_8K_BLK(DIN,Fifo_Push_Flush,Fifo_Pop_Flush,PUSH,POP,Push_Clk,Pop_Clk,Push_Clk_En,Pop_Clk_En,Fifo_Dir,Async_Flush,Almost_Full,Almost_Empty,PUSH_FLAG,POP_FLAG,DOUT);
+					
+parameter data_depth_int = 512,
+          data_width_int = 36,
+          reg_rd_int     = 0,
+          sync_fifo_int  = 0;
+			
+input Fifo_Push_Flush,Fifo_Pop_Flush;
+input Push_Clk,Pop_Clk;
+input PUSH,POP;
+input [data_width_int-1:0] DIN;
+input Push_Clk_En,Pop_Clk_En,Fifo_Dir,Async_Flush;
+output [data_width_int-1:0] DOUT;
+output [3:0] PUSH_FLAG,POP_FLAG;
+output Almost_Full,Almost_Empty;
+
+wire LS,DS,SD,LS_RB1,DS_RB1,SD_RB1;
+wire VCC,GND;
+
+wire [10:0] addr_wr,addr_rd;
+wire clk1_sig0, clk2_sig0, clk1_sig_en0, clk2_sig_en0, fifo_clk1_flush_sig0, fifo_clk2_flush_sig0, p1_sig0, p2_sig0,clk1_sig_sel0,clk2_sig_sel0;
+wire reg_rd0,sync_fifo0; 
+wire [15:0] in_reg0;
+wire [15:0] out_reg0;
+wire [1:0] WS1_0;
+wire [1:0] WS2_0;
+wire Push_Clk0_Sel,Pop_Clk0_Sel;
+wire Async_Flush_Sel0;
+
+wire [1:0] out_par0;
+
+assign LS = 1'b0;
+assign DS = 1'b0;
+assign SD = 1'b0;
+assign LS_RB1 = 1'b0;
+assign DS_RB1 = 1'b0;
+assign SD_RB1 = 1'b0;
+
+assign VCC = 1'b1;
+assign GND = 1'b0;
+
+assign Push_Clk0_Sel  	= 1'b0;
+assign Pop_Clk0_Sel   	= 1'b0;
+assign Async_Flush_Sel0 = 1'b0;
+
+assign reg_rd0 = reg_rd_int;
+assign sync_fifo0 = sync_fifo_int;
+
+assign addr_wr=11'b00000000000;
+assign addr_rd=11'b00000000000;
+
+assign clk1_sig0 = Fifo_Dir ? Pop_Clk : Push_Clk;
+assign clk2_sig0 = Fifo_Dir ? Push_Clk : Pop_Clk ;
+assign clk1_sig_en0 = Fifo_Dir ? Pop_Clk_En : Push_Clk_En;
+assign clk2_sig_en0 = Fifo_Dir ? Push_Clk_En : Pop_Clk_En ;
+assign clk1_sig_sel0 =  Push_Clk0_Sel;
+assign clk2_sig_sel0 =  Pop_Clk0_Sel ;
+assign fifo_clk1_flush_sig0 = Fifo_Dir ? Fifo_Pop_Flush : Fifo_Push_Flush;
+assign fifo_clk2_flush_sig0 = Fifo_Dir ? Fifo_Push_Flush : Fifo_Pop_Flush ;
+assign p1_sig0 = Fifo_Dir ? POP : PUSH;
+assign p2_sig0 = Fifo_Dir ? PUSH : POP ;
+
+generate 
+
+	if (data_width_int == 16) 
+	begin
+    	     assign in_reg0[data_width_int-1:0] =DIN[data_width_int-1:0]; 
+  	end  
+  	else if (data_width_int > 8 && data_width_int < 16)
+  	begin
+	     assign in_reg0[15:data_width_int] =0;
+    	     assign in_reg0[data_width_int-1:0] =DIN[data_width_int-1:0]; 
+  	end
+  	else if (data_width_int <= 8) 
+	begin
+	     assign in_reg0[15:data_width_int] =0;
+    	     assign in_reg0[data_width_int-1:0] =DIN[data_width_int-1:0]; 
+  	end
+
+	if(data_width_int <=8)
+  	begin
+	     assign WS1_0 = 2'b00;
+	     assign WS2_0 = 2'b00;
+  	end
+	else if(data_width_int >8 && data_width_int <=16)
+  	begin
+	     assign WS1_0 = 2'b01;
+	     assign WS2_0 = 2'b01;
+  	end
+	else if(data_width_int > 16)
+  	begin
+	     assign WS1_0 = 2'b10;
+	     assign WS2_0 = 2'b10;
+  	end
+
+endgenerate
+
+	ram8k_2x1_cell_macro 
+          _TECHMAP_REPLACE_(
+		  	.A1_0(addr_wr) , 
+			.A1_1(addr_wr), 
+			.A2_0(addr_rd), 
+			.A2_1(addr_rd), 
+			.ASYNC_FLUSH_0(Async_Flush), 
+			.ASYNC_FLUSH_1(GND),
+			.ASYNC_FLUSH_S0(Async_Flush_Sel0), 
+			.ASYNC_FLUSH_S1(GND),
+			.CLK1_0(clk1_sig0), 
+			.CLK1_1(GND), 
+			.CLK1EN_0(clk1_sig_en0), 
+			.CLK1EN_1(GND), 
+			.CLK2_0(clk2_sig0),
+			.CLK2_1(GND), 
+			.CLK1S_0(clk1_sig_sel0), 
+			.CLK1S_1(GND), 
+			.CLK2S_0(clk2_sig_sel0),
+			.CLK2S_1(GND),
+			.CLK2EN_0(clk2_sig_en0), 
+			.CLK2EN_1(GND), 
+			.CONCAT_EN_0(GND),
+			.CONCAT_EN_1(GND), 
+			.CS1_0(fifo_clk1_flush_sig0), 
+			.CS1_1(GND), 
+			.CS2_0(fifo_clk2_flush_sig0), 
+			.CS2_1(GND), 
+			.DIR_0(Fifo_Dir),
+			.DIR_1(GND), 
+			.FIFO_EN_0(VCC), 
+			.FIFO_EN_1(GND), 
+			.P1_0(p1_sig0), 
+			.P1_1(GND), 
+			.P2_0(p2_sig0),
+			.P2_1(GND), 
+			.PIPELINE_RD_0(reg_rd0), 
+			.PIPELINE_RD_1(GND), 
+			.SYNC_FIFO_0(sync_fifo0),
+			.SYNC_FIFO_1(GND), 
+			.WD_1({18{GND}}), 
+			.WD_0({1'b0,in_reg0[15:8],1'b0,in_reg0[7:0]}), 
+			.WIDTH_SELECT1_0(WS1_0), 
+			.WIDTH_SELECT1_1({GND,GND}), 
+			.WIDTH_SELECT2_0(WS2_0),
+			.WIDTH_SELECT2_1({GND,GND}), 
+			.WEN1_0({GND,GND}), 
+			.WEN1_1({GND,GND}), 
+			.Almost_Empty_0(Almost_Empty),
+			.Almost_Empty_1(), 
+			.Almost_Full_0(Almost_Full), 
+			.Almost_Full_1(),
+			.POP_FLAG_0(POP_FLAG), 
+			.POP_FLAG_1(), 
+			.PUSH_FLAG_0(PUSH_FLAG), 
+			.PUSH_FLAG_1(),
+			.RD_0({out_par0[1],out_reg0[15:8],out_par0[0],out_reg0[7:0]}), 
+			.RD_1(),
+			.SD(SD),
+			.SD_RB1(SD_RB1),
+			.LS(LS),
+			.LS_RB1(LS_RB1),
+			.DS(DS),
+			.DS_RB1(DS_RB1),
+			.TEST1A(GND),
+			.TEST1B(GND),
+			.RMA(4'd0),
+			.RMB(4'd0),
+			.RMEA(GND),
+			.RMEB(GND)
+			);	
+						
+    	assign DOUT[data_width_int-1 :0]= out_reg0[data_width_int-1 :0];
+
+endmodule
+
+
+module FIFO_16K_BLK(DIN,Fifo_Push_Flush,Fifo_Pop_Flush,PUSH,POP,Push_Clk,Pop_Clk,Push_Clk_En,Pop_Clk_En,Fifo_Dir,Async_Flush,Almost_Full,Almost_Empty,PUSH_FLAG,POP_FLAG,DOUT);
+					
+parameter data_depth_int  = 512,
+          data_width_int  = 36,
+          reg_rd_int      = 0,
+	  sync_fifo_int   = 0;
+			
+input Fifo_Push_Flush,Fifo_Pop_Flush;
+input Push_Clk,Pop_Clk;
+input PUSH,POP;
+input [data_width_int-1:0] DIN;
+input Push_Clk_En,Pop_Clk_En,Fifo_Dir,Async_Flush;
+output [data_width_int-1:0] DOUT;
+output [3:0] PUSH_FLAG,POP_FLAG;
+output Almost_Full,Almost_Empty;
+
+wire LS,DS,SD,LS_RB1,DS_RB1,SD_RB1;
+wire VCC,GND;
+
+wire [10:0] addr_wr,addr_rd;
+wire clk1_sig0, clk2_sig0, clk1_sig_en0, clk2_sig_en0, fifo_clk1_flush_sig0, fifo_clk2_flush_sig0, p1_sig0, p2_sig0,clk1_sig_sel0,clk2_sig_sel0;
+wire reg_rd0,sync_fifo0; 
+wire [31:0] in_reg0;
+wire [31:0] out_reg0;
+wire [1:0] WS1_0;
+wire [1:0] WS2_0;
+wire Push_Clk0_Sel,Pop_Clk0_Sel;
+wire Async_Flush_Sel0;
+
+wire [3:0] out_par0;
+wire [1:0] out_par1;
+
+assign LS = 1'b0;
+assign DS = 1'b0;
+assign SD = 1'b0;
+assign LS_RB1 = 1'b0;
+assign DS_RB1 = 1'b0;
+assign SD_RB1 = 1'b0;
+
+assign VCC = 1'b1;
+assign GND = 1'b0;
+
+assign Push_Clk0_Sel  	= 1'b0;
+assign Pop_Clk0_Sel   	= 1'b0;
+assign Async_Flush_Sel0 = 1'b0;
+
+assign reg_rd0 = reg_rd_int;
+assign sync_fifo0 = sync_fifo_int;
+
+assign addr_wr=11'b00000000000;
+assign addr_rd=11'b00000000000;
+
+assign clk1_sig0 = Fifo_Dir ? Pop_Clk : Push_Clk;
+assign clk2_sig0 = Fifo_Dir ? Push_Clk : Pop_Clk ;
+assign clk1_sig_en0 = Fifo_Dir ? Pop_Clk_En : Push_Clk_En;
+assign clk2_sig_en0 = Fifo_Dir ? Push_Clk_En : Pop_Clk_En ;
+assign clk1_sig_sel0 =  Push_Clk0_Sel;
+assign clk2_sig_sel0 =  Pop_Clk0_Sel ;
+assign fifo_clk1_flush_sig0 = Fifo_Dir ? Fifo_Pop_Flush : Fifo_Push_Flush;
+assign fifo_clk2_flush_sig0 = Fifo_Dir ? Fifo_Push_Flush : Fifo_Pop_Flush ;
+assign p1_sig0 = Fifo_Dir ? POP : PUSH;
+assign p2_sig0 = Fifo_Dir ? PUSH : POP ;
+
+generate 
+	if (data_width_int == 32) 
+	begin
+    	     assign in_reg0[data_width_int-1:0] =DIN[data_width_int-1:0]; 
+  	end  
+  	else if (data_width_int > 8 && data_width_int < 32)
+  	begin
+    	     assign in_reg0[31:data_width_int] =0;
+    	     assign in_reg0[data_width_int-1:0] =DIN[data_width_int-1:0]; 
+  	end
+  	else if (data_width_int <= 8) 
+	begin
+	     assign in_reg0[31:data_width_int] =0;
+    	     assign in_reg0[data_width_int-1:0] =DIN[data_width_int-1:0]; 
+  	end
+
+	if(data_width_int <=8)
+  	begin
+	     assign WS1_0 = 2'b00;
+	     assign WS2_0 = 2'b00;
+  	end
+	else if(data_width_int >8 && data_width_int <=16)
+   	begin
+	     assign WS1_0 = 2'b01;
+	     assign WS2_0 = 2'b01;
+  	end
+	else if(data_width_int > 16)
+  	begin
+	     assign WS1_0 = 2'b10;
+	     assign WS2_0 = 2'b10;
+  	end
+
+	if (data_width_int <=16)   begin
+
+	   ram8k_2x1_cell_macro
+             _TECHMAP_REPLACE_(
+		     	.A1_0(addr_wr) , 
+			.A1_1(addr_wr), 
+			.A2_0(addr_rd), 
+			.A2_1(addr_rd), 
+			.ASYNC_FLUSH_0(Async_Flush), 
+			.ASYNC_FLUSH_1(GND),
+			.ASYNC_FLUSH_S0(Async_Flush_Sel0), 
+			.ASYNC_FLUSH_S1(Async_Flush_Sel0),
+			.CLK1_0(clk1_sig0), 
+			.CLK1_1(clk1_sig0), 
+			.CLK1EN_0(clk1_sig_en0), 
+			.CLK1EN_1(clk1_sig_en0), 
+			.CLK2_0(clk2_sig0),
+			.CLK2_1(clk2_sig0), 
+			.CLK1S_0(clk1_sig_sel0), 
+			.CLK1S_1(clk1_sig_sel0), 
+			.CLK2S_0(clk2_sig_sel0),
+			.CLK2S_1(clk2_sig_sel0),
+			.CLK2EN_0(clk2_sig_en0), 
+			.CLK2EN_1(clk2_sig_en0), 
+			.CONCAT_EN_0(VCC),
+			.CONCAT_EN_1(GND), 
+			.CS1_0(fifo_clk1_flush_sig0), 
+			.CS1_1(GND), 
+			.CS2_0(fifo_clk2_flush_sig0), 
+			.CS2_1(GND), 
+			.DIR_0(Fifo_Dir),
+			.DIR_1(GND), 
+			.FIFO_EN_0(VCC), 
+			.FIFO_EN_1(GND), 
+			.P1_0(p1_sig0), 
+			.P1_1(GND), 
+			.P2_0(p2_sig0),
+			.P2_1(GND), 
+			.PIPELINE_RD_0(reg_rd0), 
+			.PIPELINE_RD_1(GND), 
+			.SYNC_FIFO_0(sync_fifo0),
+			.SYNC_FIFO_1(GND), 
+			.WD_1({18{GND}}), 
+			.WD_0({1'b0,in_reg0[15:8],1'b0,in_reg0[7:0]}), 
+			.WIDTH_SELECT1_0(WS1_0), 
+			.WIDTH_SELECT1_1({GND,GND}), 
+			.WIDTH_SELECT2_0(WS2_0),
+			.WIDTH_SELECT2_1({GND,GND}), 
+			.WEN1_0({GND,GND}), 
+			.WEN1_1({GND,GND}), 
+			.Almost_Empty_0(Almost_Empty),
+			.Almost_Empty_1(), 
+			.Almost_Full_0(Almost_Full), 
+			.Almost_Full_1(),
+			.POP_FLAG_0(POP_FLAG), 
+			.POP_FLAG_1(), 
+			.PUSH_FLAG_0(PUSH_FLAG), 
+			.PUSH_FLAG_1(),
+			.RD_0({out_par0[1],out_reg0[15:8],out_par0[0],out_reg0[7:0]}), 
+			.RD_1(),
+			.SD(SD),
+			.SD_RB1(SD_RB1),
+			.LS(LS),
+			.LS_RB1(LS_RB1),
+			.DS(DS),
+			.DS_RB1(DS_RB1),
+			.TEST1A(GND),
+			.TEST1B(GND),
+			.RMA(4'd0),
+			.RMB(4'd0),
+			.RMEA(GND),
+			.RMEB(GND)
+			);	
+
+  	end
+  	else if (data_width_int > 16)	begin
+	
+    	    ram8k_2x1_cell_macro 
+               _TECHMAP_REPLACE_(
+              		.A1_0(addr_wr) , 
+			.A1_1(addr_wr), 
+			.A2_0(addr_rd), 
+			.A2_1(addr_rd), 
+			.ASYNC_FLUSH_0(Async_Flush), 
+			.ASYNC_FLUSH_1(GND),
+			.ASYNC_FLUSH_S0(Async_Flush_Sel0), 
+			.ASYNC_FLUSH_S1(Async_Flush_Sel0),
+			.CLK1_0(clk1_sig0), 
+			.CLK1_1(clk1_sig0), 
+			.CLK1EN_0(clk1_sig_en0), 
+			.CLK1EN_1(clk1_sig_en0), 
+			.CLK2_0(clk2_sig0),
+			.CLK2_1(clk2_sig0), 
+			.CLK1S_0(clk1_sig_sel0), 
+			.CLK1S_1(clk1_sig_sel0), 
+			.CLK2S_0(clk2_sig_sel0),
+			.CLK2S_1(clk2_sig_sel0),
+			.CLK2EN_0(clk2_sig_en0), 
+			.CLK2EN_1(clk2_sig_en0), 
+			.CONCAT_EN_0(VCC),
+			.CONCAT_EN_1(GND), 
+			.CS1_0(fifo_clk1_flush_sig0), 
+			.CS1_1(GND), 
+			.CS2_0(fifo_clk2_flush_sig0), 
+			.CS2_1(GND), 
+			.DIR_0(Fifo_Dir),
+			.DIR_1(GND), 
+			.FIFO_EN_0(VCC), 
+			.FIFO_EN_1(GND), 
+			.P1_0(p1_sig0), 
+			.P1_1(GND), 
+			.P2_0(p2_sig0),
+			.P2_1(GND), 
+			.PIPELINE_RD_0(reg_rd0), 
+			.PIPELINE_RD_1(GND), 
+			.SYNC_FIFO_0(sync_fifo0),
+			.SYNC_FIFO_1(GND), 
+			.WD_1({1'b0,in_reg0[31:24],1'b0,in_reg0[23:16]}), 
+			.WD_0({1'b0,in_reg0[15:8],1'b0,in_reg0[7:0]}), 
+			.WIDTH_SELECT1_0(WS1_0), 
+			.WIDTH_SELECT1_1({GND,GND}), 
+			.WIDTH_SELECT2_0(WS2_0),
+			.WIDTH_SELECT2_1({GND,GND}), 
+			.WEN1_0({GND,GND}), 
+			.WEN1_1({GND,GND}), 
+			.Almost_Empty_0(Almost_Empty),
+			.Almost_Empty_1(), 
+			.Almost_Full_0(Almost_Full), 
+			.Almost_Full_1(),
+			.POP_FLAG_0(POP_FLAG), 
+			.POP_FLAG_1(), 
+			.PUSH_FLAG_0(PUSH_FLAG), 
+			.PUSH_FLAG_1(),
+			.RD_0({out_par0[1],out_reg0[15:8],out_par0[0],out_reg0[7:0]}), 
+			.RD_1({out_par0[3],out_reg0[31:24],out_par0[2],out_reg0[23:16]}),
+			.SD(SD),
+			.SD_RB1(SD_RB1),
+			.LS(LS),
+			.LS_RB1(LS_RB1),
+			.DS(DS),
+			.DS_RB1(DS_RB1),
+			.TEST1A(GND),
+			.TEST1B(GND),
+			.RMA(4'd0),
+			.RMB(4'd0),
+			.RMEA(GND),
+			.RMEB(GND)
+			);
+  	end              
+
+endgenerate
+
+  	assign DOUT[data_width_int-1 :0]= out_reg0[data_width_int-1 :0];
+
+endmodule

diff --git a/ql-qlf-plugin/pp3_braminit.cc b/ql-qlf-plugin/pp3_braminit.cc
new file mode 100644
index 0000000..f521fa1
--- /dev/null
+++ b/ql-qlf-plugin/pp3_braminit.cc

@@ -0,0 +1,161 @@
+/*
+ *  yosys -- Yosys Open SYnthesis Suite
+ *
+ *  Copyright (C) 2012  Clifford Wolf <clifford@clifford.at>
+ *
+ *  Permission to use, copy, modify, and/or distribute this software for any
+ *  purpose with or without fee is hereby granted, provided that the above
+ *  copyright notice and this permission notice appear in all copies.
+ *
+ *  THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
+ *  WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
+ *  MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
+ *  ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
+ *  WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
+ *  ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
+ *  OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
+ *
+ */
+
+#include "kernel/yosys.h"
+#include "kernel/sigtools.h"
+#include <stdlib.h>
+#include <stdio.h>
+#include <bitset>
+
+USING_YOSYS_NAMESPACE
+PRIVATE_NAMESPACE_BEGIN
+
+static void run_pp3_braminit(Module *module)
+{
+	for (auto cell : module->selected_cells())
+	{
+		uint32_t mem[2048];
+        int32_t ramDataWidth = 32;
+        int32_t ramDataDepth = 512;
+
+        log("cell type %s\n", RTLIL::id2cstr(cell->name));
+
+		/* Only consider cells we're interested in */
+		if (cell->type != ID(RAM_16K_BLK) &&
+		    cell->type != ID(RAM_8K_BLK))
+			continue;
+                log("found ram block\n");
+		if (!cell->hasParam(ID(INIT_FILE)))
+			continue;
+		std::string init_file = cell->getParam(ID(INIT_FILE)).decode_string();
+		cell->unsetParam(ID(INIT_FILE));
+		if (init_file == "")
+			continue;
+
+		/* Open file */
+		log("Processing %s : %s\n", RTLIL::id2cstr(cell->name), init_file.c_str());
+                ramDataWidth = cell->getParam(ID(data_width_int)).as_int();
+                ramDataDepth = cell->getParam(ID(data_depth_int)).as_int();
+
+		std::ifstream f;
+		f.open(init_file.c_str());
+		if (f.fail()) {
+			log("Can not open file `%s`.\n", init_file.c_str());
+			continue;
+		}
+
+		/* Defaults to 0 */
+		memset(mem, 0x00, sizeof(mem));
+
+		/* Process each line */
+		bool in_comment = false;
+		int cursor = 0;
+
+		while (!f.eof())
+		{
+			std::string line, token;
+			std::getline(f, line);
+
+			for (int i = 0; i < GetSize(line); i++)
+			{
+				if (in_comment && line.compare(i, 2, "*/") == 0) {
+					line[i] = ' ';
+					line[i+1] = ' ';
+					in_comment = false;
+					continue;
+				}
+				if (!in_comment && line.compare(i, 2, "/*") == 0)
+					in_comment = true;
+				if (in_comment)
+					line[i] = ' ';
+			}
+
+			while (1)
+			{
+				bool set_cursor = false;
+				long value;
+
+				token = next_token(line, " \t\r\n");
+				if (token.empty() || token.compare(0, 2, "//") == 0)
+					break;
+
+				if (token[0] == '@') {
+					token = token.substr(1);
+					set_cursor = true;
+				}
+
+				const char *nptr = token.c_str();
+				char *endptr;
+				value = strtol(nptr, &endptr, 16);
+				if (!*nptr || *endptr) {
+					log("Can not parse %s `%s` for %s.\n",
+						set_cursor ? "address" : "value",
+						nptr, token.c_str()
+					);
+					continue;
+				}
+
+				if (set_cursor)
+					cursor = value;
+				else if (cursor >= 0 && cursor < ramDataDepth)
+					mem[cursor++] = value;
+				else
+					log("Attempt to initialize non existent address %d\n", cursor);
+			}
+		}
+
+		/* Set attributes */
+		std::string val = "";
+		for (int i=ramDataDepth-1; i>=0; i--) {
+			//std::string val = "";
+			if (ramDataWidth == 8)
+	                     val += std::bitset<8>(mem[i]).to_string();
+			else if (ramDataWidth == 16)
+	                     val += std::bitset<16>(mem[i]).to_string();
+			else if (ramDataWidth == 32)
+	                     val += std::bitset<32>(mem[i]).to_string();
+		}
+		cell->setParam("\\INIT", RTLIL::Const::from_string(val));
+	}
+}
+
+struct PP3BRAMInitPass : public Pass {
+	PP3BRAMInitPass() : Pass("pp3_braminit", "PP3: perform RAM Block initialization from file") { }
+	void help() override
+	{
+		//   |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
+		log("\n");
+		log("    pp3_braminit\n");
+		log("\n");
+		log("This command processes all PP3 RAM blocks with a non-empty INIT_FILE\n");
+		log("parameter and converts it into the required INIT attributes\n");
+		log("\n");
+	}
+	void execute(std::vector<std::string> args, RTLIL::Design *design) override
+	{
+		log_header(design, "Executing PP3_BRAMINIT pass.\n");
+
+		extra_args(args, 1, design);
+
+		for (auto module : design->selected_modules())
+			run_pp3_braminit(module);
+	}
+} PP3BRAMInitPass;
+
+PRIVATE_NAMESPACE_END

diff --git a/ql-qlf-plugin/synth_quicklogic.cc b/ql-qlf-plugin/synth_quicklogic.cc
index 8d1dce1..1130f17 100644
--- a/ql-qlf-plugin/synth_quicklogic.cc
+++ b/ql-qlf-plugin/synth_quicklogic.cc

@@ -243,8 +243,11 @@
             run("opt_clean");
         }
 
-        if (check_label("map_bram", "(skip if -no_bram)") && family == "qlf_k6n10" && inferBram) {
+        if (check_label("map_bram", "(skip if -no_bram)") && (family == "qlf_k6n10" || family == "pp3") && inferBram) {
             run("memory_bram -rules +/quicklogic/" + family + "_brams.txt");
+            if (family == "pp3") {
+                run("pp3_braminit");
+            }
             run("techmap -map +/quicklogic/" + family + "_brams_map.v");
         }