tests/GenerateUnnamed/GenerateUnnamed_diff.log

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*  SURELOG System Verilog Compiler/Linter  *
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[INFO :CM0023] Creating log file ./slpp_unit/surelog.log.

[INFO :CM0020] Separate compilation-unit mode is on.

[INFO :PP0122] Preprocessing source file "/home/alain/Surelog/src/dist/surelog/bin/../sv/builtin.sv".

[INFO :PP0122] Preprocessing source file "top.v".

[INFO :PA0201] Parsing source file "/home/alain/Surelog/src/dist/surelog/bin/../sv/builtin.sv".

LIB:  work
FILE: /home/alain/Surelog/src/dist/surelog/bin/../sv/builtin.sv
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n<> u<478> t<Primary_literal> p<479> c<477> l<89>
n<> u<479> t<Constant_primary> p<480> c<478> l<89>
n<> u<480> t<Constant_expression> p<481> c<479> l<89>
n<> u<481> t<Constant_expression> p<618> c<475> s<617> l<89>
n<pp2> u<482> t<StringConst> p<617> s<552> l<89>
n<q> u<483> t<StringConst> p<484> l<90>
n<> u<484> t<Primary_literal> p<485> c<483> l<90>
n<> u<485> t<Constant_primary> p<486> c<484> l<90>
n<> u<486> t<Constant_expression> p<548> c<485> s<522> l<90>
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n<> u<494> t<Constant_expression> p<522> c<493> s<498> l<91>
n<2> u<495> t<IntConst> p<496> l<91>
n<> u<496> t<Primary_literal> p<497> c<495> l<91>
n<> u<497> t<Constant_primary> p<498> c<496> l<91>
n<> u<498> t<Constant_expression> p<522> c<497> s<521> l<91>
n<u1> u<499> t<StringConst> p<521> s<519> l<92>
n<> u<500> t<NInpGate_Xor> p<517> s<516> l<94>
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n<> u<506> t<Constant_select> p<507> c<505> l<94>
n<> u<507> t<Net_lvalue> p<516> c<504> s<511> l<94>
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n<> u<511> t<Expression> p<516> c<510> s<515> l<94>
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n<> u<514> t<Primary> p<515> c<513> l<94>
n<> u<515> t<Expression> p<516> c<514> l<94>
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n<> u<519> t<Generate_item> p<521> c<518> s<520> l<94>
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n<> u<526> t<Name_of_instance> p<540> c<525> s<531> l<99>
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n<> u<528> t<Ps_or_hierarchical_identifier> p<531> c<527> s<530> l<99>
n<> u<529> t<Constant_bit_select> p<530> l<99>
n<> u<530> t<Constant_select> p<531> c<529> l<99>
n<> u<531> t<Net_lvalue> p<540> c<528> s<535> l<99>
n<b> u<532> t<StringConst> p<533> l<99>
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n<> u<534> t<Primary> p<535> c<533> l<99>
n<> u<535> t<Expression> p<540> c<534> s<539> l<99>
n<c> u<536> t<StringConst> p<537> l<99>
n<> u<537> t<Primary_literal> p<538> c<536> l<99>
n<> u<538> t<Primary> p<539> c<537> l<99>
n<> u<539> t<Expression> p<540> c<538> l<99>
n<> u<540> t<N_input_gate_instance> p<541> c<526> l<99>
n<> u<541> t<Gate_instantiation> p<542> c<524> l<99>
n<> u<542> t<Module_or_generate_item> p<543> c<541> l<99>
n<> u<543> t<Generate_item> p<545> c<542> s<544> l<99>
n<> u<544> t<End> p<545> l<100>
n<> u<545> t<Generate_block> p<546> c<523> l<97>
n<> u<546> t<Case_generate_item> p<548> c<545> s<547> l<96>
n<> u<547> t<Endcase> p<548> l<101>
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n<> u<549> t<Conditional_generate_construct> p<550> c<548> l<90>
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n<> u<551> t<Module_or_generate_item> p<552> c<550> l<90>
n<> u<552> t<Generate_item> p<617> c<551> s<583> l<90>
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n<> u<559> t<Name_of_instance> p<573> c<558> s<564> l<105>
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n<> u<563> t<Constant_select> p<564> c<562> l<105>
n<> u<564> t<Net_lvalue> p<573> c<561> s<568> l<105>
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n<> u<567> t<Primary> p<568> c<566> l<105>
n<> u<568> t<Expression> p<573> c<567> s<572> l<105>
n<c> u<569> t<StringConst> p<570> l<105>
n<> u<570> t<Primary_literal> p<571> c<569> l<105>
n<> u<571> t<Primary> p<572> c<570> l<105>
n<> u<572> t<Expression> p<573> c<571> l<105>
n<> u<573> t<N_input_gate_instance> p<574> c<559> l<105>
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n<> u<576> t<Generate_item> p<578> c<575> s<577> l<105>
n<> u<577> t<End> p<578> l<106>
n<> u<578> t<Generate_block> p<579> c<576> l<104>
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n<> u<582> t<Module_or_generate_item> p<583> c<581> l<103>
n<> u<583> t<Generate_item> p<617> c<582> s<615> l<103>
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n<> u<595> t<Constant_select> p<596> c<594> l<111>
n<> u<596> t<Net_lvalue> p<605> c<593> s<600> l<111>
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n<> u<599> t<Primary> p<600> c<598> l<111>
n<> u<600> t<Expression> p<605> c<599> s<604> l<111>
n<c> u<601> t<StringConst> p<602> l<111>
n<> u<602> t<Primary_literal> p<603> c<601> l<111>
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n<> u<604> t<Expression> p<605> c<603> l<111>
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n<> u<615> t<Generate_item> p<617> c<614> s<616> l<109>
n<> u<616> t<End> p<617> l<114>
n<> u<617> t<Generate_block> p<618> c<482> l<89>
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n<> u<621> t<Module_or_generate_item> p<622> c<620> l<89>
n<> u<622> t<Generate_item> p<623> c<621> l<89>
n<> u<623> t<Generate_block> p<624> c<622> l<89>
n<> u<624> t<If_generate_construct> p<625> c<387> l<73>
n<> u<625> t<Conditional_generate_construct> p<626> c<624> l<73>
n<> u<626> t<Module_common_item> p<627> c<625> l<73>
n<> u<627> t<Module_or_generate_item> p<628> c<626> l<73>
n<> u<628> t<Non_port_module_item> p<630> c<627> s<629> l<73>
n<> u<629> t<Endmodule> p<630> l<116>
n<> u<630> t<Module_declaration> p<631> c<318> l<61>
n<> u<631> t<Description> p<632> c<630> l<61>
n<> u<632> t<Source_text> p<633> c<315> l<2>
n<> u<633> t<Top_level_rule> l<2>
[WARNI:PA0205] top.v:2 No timescale set for "test1".

[WARNI:PA0205] top.v:61 No timescale set for "test2".

[INFO :CP0300] Compilation...

[INFO :CP0303] top.v:2 Compile module "work@test1".

[INFO :CP0303] top.v:61 Compile module "work@test2".

[INFO :CP0302] /home/alain/Surelog/src/dist/surelog/bin/../sv/builtin.sv:4 Compile class "work@mailbox".

[INFO :CP0302] /home/alain/Surelog/src/dist/surelog/bin/../sv/builtin.sv:33 Compile class "work@process".

[INFO :CP0302] /home/alain/Surelog/src/dist/surelog/bin/../sv/builtin.sv:58 Compile class "work@semaphore".

[INFO :EL0526] Design Elaboration...

Instance tree:
[TOP] work@test1 work@test1
[TOP] work@test2 work@test2
[GAT] work@or work@test1.sg1
[SCO] work@test1.genblk1.genblk1.u1 work@test1.u1
[SCO] work@test1.genblk1.genblk1.genblk1 work@test1.genblk1
[SCO] work@test1.genblk1.genblk1.n5 work@test1.n5
[GAT] work@or work@test2.sg1
[SCO] work@test2.genblk1.pp2 work@test2.pp2
[GAT] work@xnor work@test1.u1.g3
[GAT] work@xnor work@test1.genblk1.g4
[GAT] work@xnor work@test1.n5.g5
[SCO] work@test2.genblk1.pp2.u1 work@test2.pp2.u1
[SCO] work@test2.genblk1.pp2.genblk1 work@test2.pp2.genblk1
[SCO] work@test2.genblk1.pp2.n5 work@test2.pp2.n5
[GAT] work@xnor work@test2.pp2.u1.g3
[GAT] work@xnor work@test2.pp2.genblk1.g4
[GAT] work@xnor work@test2.pp2.n5.g5

[NOTE :EL0503] top.v:2 Top level module "work@test1".

[NOTE :EL0503] top.v:61 Top level module "work@test2".

[NOTE :EL0504] Multiple top level modules in design.

[NOTE :EL0508] Nb Top level modules: 2.

[NOTE :EL0509] Max instance depth: 4.

[NOTE :EL0510] Nb instances: 10.

[NOTE :EL0511] Nb leaf instances: 8.

[NOTE :EL0523] top.v:2 Instance "work@test1".

[NOTE :EL0523] top.v:61 Instance "work@test2".

[NOTE :EL0523] top.v:12 Instance "work@test1.sg1".

[NOTE :EL0522] top.v:31 Scope "work@test1.u1".

[NOTE :EL0522] top.v:44 Scope "work@test1.genblk1".

[NOTE :EL0522] top.v:50 Scope "work@test1.n5".

[NOTE :EL0523] top.v:71 Instance "work@test2.sg1".

[NOTE :EL0522] top.v:89 Scope "work@test2.pp2".

[NOTE :EL0523] top.v:40 Instance "work@test1.u1.g3".

[NOTE :EL0523] top.v:46 Instance "work@test1.genblk1.g4".

[NOTE :EL0523] top.v:52 Instance "work@test1.n5.g5".

[NOTE :EL0522] top.v:90 Scope "work@test2.pp2.u1".

[NOTE :EL0522] top.v:103 Scope "work@test2.pp2.genblk1".

[NOTE :EL0522] top.v:109 Scope "work@test2.pp2.n5".

[NOTE :EL0523] top.v:99 Instance "work@test2.pp2.u1.g3".

[NOTE :EL0523] top.v:105 Instance "work@test2.pp2.genblk1.g4".

[NOTE :EL0523] top.v:111 Instance "work@test2.pp2.n5.g5".

[  FATAL] : 0
[  ERROR] : 0
[WARNING] : 2
[   NOTE] : 24

********************************************
*   End SURELOG SVerilog Compiler/Linter   *
********************************************

0.53user 0.01system 0:00.55elapsed 98%CPU (0avgtext+0avgdata 40872maxresident)k
8inputs+112outputs (0major+13636minor)pagefaults 0swaps
sh: 2: -mt: not found