SVIncCompil/Testcases/TestFileSplit/TestFileSplit_diff.log

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*  SURELOG System Verilog Compiler/Linter  *
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[WARNI:PA0205] top.v:1 No timescale set for "top1_1".

[WARNI:PA0205] mod.v:3 No timescale set for "mod_3".

[WARNI:PA0205] top.v:42 No timescale set for "top_43".

[WARNI:PA0205] top.v:48 No timescale set for "bottom_49".

[INFO :PY0400] Processing source file "/home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv".

[INFO :PY0400] Processing source file "/home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv".

[INFO :PY0400] Processing source file "/home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv".

[INFO :PY0400] Processing source file "top.v".

[INFO :PY0400] Processing source file "top.v".

[INFO :PY0400] Processing source file "top.v".

[INFO :PY0400] Processing source file "top.v".

[INFO :PY0400] Processing source file "top.v".

[INFO :PY0400] Processing source file "top.v".

[INFO :PY0400] Processing source file "top.v".

[INFO :PY0400] Processing source file "/home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv".

[INFO :CP0300] Compilation...

[INFO :CP0301] top.v:1 Compile package "top1_1".

[INFO :CP0303] top.v:48 Compile module "work@bottom_49".

[INFO :CP0303] top.v:42 Compile module "work@top_43".

[INFO :CP0303] mod.v:3 Compile module "work@mod_3".

[INFO :CP0302] leaf.sv:13 Compile class "top1_1::leaf_13".

[INFO :CP0302] leaf.sv:13 Compile class "top1_1::leaf_13".

[INFO :CP0302] middle.v:17 Compile class "top1_1::middle_17".

[INFO :CP0302] middle.v:17 Compile class "top1_1::middle_17".

[INFO :CP0302] middle.v:24 Compile class "top1_1::middle_25".

[INFO :CP0302] middle.v:24 Compile class "top1_1::middle_25".

[INFO :CP0302] leaf.sv:13 Compile class "work@leaf_13".

[INFO :CP0302] /home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv:4 Compile class "work@mailbox".

[INFO :CP0302] middle.v:24 Compile class "work@middle_25".

[INFO :CP0302] middle.v:17 Compile class "work@middle_17".

[INFO :CP0302] /home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv:33 Compile class "work@process".

[INFO :CP0302] /home/alain/Surelog/SVIncCompil/dist/surelog/bin/../sv/builtin.sv:58 Compile class "work@semaphore".

[INFO :EL0526] Design Elaboration...

[NOTE :EL0503] mod.v:3 Top level module "work@mod_3".

[NOTE :EL0503] top.v:42 Top level module "work@top_43".

[NOTE :EL0503] top.v:48 Top level module "work@bottom_49".

[NOTE :EL0504] Multiple top level modules in design.

[WARNI:EL0500] mod.v:5 Cannot find a module definition for "work@mod_3::NO_DEF5".

[NOTE :EL0508] Nb Top level modules: 3.

[NOTE :EL0509] Max instance depth: 2.

[NOTE :EL0510] Nb instances: 4.

[NOTE :EL0511] Nb leaf instances: 3.

[WARNI:EL0512] Nb undefined modules: 1.

[WARNI:EL0513] Nb undefined instances: 1.

[  FATAL] : 0
[  ERROR] : 0
[WARNING] : 7
[   NOTE] : 8

********************************************
*   End SURELOG SVerilog Compiler/Linter   *
********************************************

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